I_LOVE_MCU的博客

从卡诺图可以看出，当A = 1时，Y= B’；当A = 0时，Y= B。当 A = 0时，Y = B’；当A = 1时， Y = B。加上一个非门，两个mux可以实现异或。关键词，有1则1，有0则0。

5）一致性验证（Formality）Synopsys的Formality。3）逻辑综合（DC）Synopsys的Design Compiler。3）时钟树综合 Synopsys的Physical Compiler。4）静态时序分析（PT）Synopsys的Prime Time。1）DFT Synopsys的DFT Compiler。6）版图物理验证 Synopsys的Hercules。2）布局规划 Synopsys的Astro。4）布线 Synopsys的Astro。2）功能仿真（VCS+Verdi）

时钟抖动，英文名叫做 Clock Jitter，是相对于理想时钟沿实际时钟存在不随时间积累的、时而超前、时而滞后的偏移称为时钟抖动（时钟脉冲宽度发生暂时变化，也就是 T cycle【时钟周期】 或大或小）。时序分析工具通过 Worst corner 来保证建立时间的时序，通过 Best corner 来保证保持时间的时序。时钟偏差， Clock Skew，是指同一个时钟域内的时钟信号到达数字电路各个部分（一般是指寄存器）所用时间的差异。建立时间：在时钟上升沿之前数据必须稳定的最短时间。

先加后选替换成先选后加，将加法器替换为选择器，节省了面积，但是控制通道的延迟增加。可是真正分析代码以后才明白，中间的选择器是为了保持之前的功能，很有必要。晶圆厂，无晶圆设计公司，EDA，设计服务，IP供应商，集成设计与制造。首先向邸志雄老师致谢，他的课讲得很好，本文只是他课程的学习笔记。适用于计数器的场景，等于运算符消耗的资源小于比较运算符。上面的图，初看可能感觉中间的选择器是多余的。使能信号只是使输出不再变化，时钟还是在变的。把延迟大的分支拿出来，放在靠近出口的位置。吧的信号来得晚，所以放在靠后的位置。

【代码】python logging用法。

若是向外部输出，输出的最大延时可以视为Tcomb（因为也是到达时间的一部分），此时不用考虑Tsu。若是向外部输出，输出的最小延时可以视为Tcomb（因为也是到达时间的一部分），此时不用考虑Thu。若是从外部输入而来，外部输入的最大值可以视为Tcomb（因为是到达时间的一部分）若是从外部输入而来，外部输入的最小值可以视为Tcomb（因为是到达时间的一部分）建立的数据是上一个时钟出来的，这个时钟的数据还没出来。这个时钟的数据，应该在上个时钟的数据保持完以后再变化。

短路功耗（Internal Power ）：CMOS在翻转过程中，PNMOS管同时导通小号的功耗（无效功耗）系统级，可以把数据从DDR放到SRAM，可以实现更低功耗。工艺越先进，电压越低，功耗也越低，时钟频率越来越高。DVS，DVFS，AVS，AVFS 动态电压调整。在漏和栅和衬底的三角区加绝缘介质来减小漏电流。翻转功耗：对负载电容进行充放电时消耗的功耗。I3 栅极漏电流，栅漏之间感应漏电流。后面讲的比较敷衍，也没有记下什么。工艺越先进，漏电流越大。

有几个寄存器，就是几级线性反馈移位寄存器一个n级的LFSR最多只能存储2^n-1种状态（这里是减去了LFSR中全为0的情况。因为当LFSR中只有000时，这是反馈函数反馈回的值也永远是0，输出序列将一直是0）一个n级LFSR的最大周期就是2n-1。我们把周期为2n-1的LFSR所生成的序列称为m序列。

文章中内容与图片大部分来自Reference，本文只是以方便自己理解的方式进行整理。

将下面C函数改写成Verilog/VHDL代码。既然由于时序产生问题，为何不用组合呢？脑子想出来的代码是这样的。改完以后，啥毛病没有。

据我理解，应该有万能的公式，但是我不会，就枚举了一下首先，如果只有一个非是不行的，那会产生000111的序列如果没有非的话，就是0序列如果全部都是非的话，也不行，那样就等效于一个非所以是两个非reg clk;reg rst_n;clk = 0;rst_n = 0;endq3

互连(connectivity ): wire型变量描述各个模块之间的端口与网线连接关系。时间(time):定义了绝对和相对的时间度量，可综合操作符具有物理延迟。并发(concurrency):可以有效地描述并行的硬件系统。取值时，需要先将存储单元取到寄存器，再对具体的位进行操作。Cell的内部是Pin，外部连的都是net。对于LATCH，如果D有毛刺，那么Q也有。两个加法一个选择与两个选择一个加法。延时在仿真时有效，逻辑综合时忽略掉。parameter最好给定位宽。例化的称为Cell(UX)

如果数据总线在读取传输的设置周期中处于三态，并且每当总线处于空闲状态时，则在数据的不同驱动器之间总是发生整个时钟周期的转换。对于写入传输的突发，由于桥接器将在每次传输的设置周期中驱动数据，因此不存在周转，但这是完全可以接受的，因为桥接器是用于写入传输的数据总线的唯一驱动器，因此不需要周转期。事实上，在基于处理器的设计中，写后读并不经常发生，因为处理器将在两次传输之间执行指令提取，并且指令存储器不太可能驻留在APB上。桥接器负责对传输的地址和数据进行采样，然后在APB上的写传输期间保持这些值。...

本文的知识来源于华中科技大学，谭志虎教授的计算机硬件系统设计，向他致敬

减法器中也有类似于半减器、全减器、串行借位减法器之类的，但是为了实现简单和复用代码，计划采用加法器来实现减法器。

代码】verilog中的符号优先级。

在vivado中被优化的不成样子，且vivado似乎不支持通过WIDTH的方式进行传参，但Modelsim支持的非常完美。

占空比从0增加到分频参数/(分频参数+1)pwm的频率通过parameter传递，对clk按（分频参数+1）进行分频，

本来想整理一下关于CRC校验的内容，但是发现前辈们写的都很好，本文对内容进行整理汇总。

本来打算整理一下自己的学习笔记，但是前辈们的笔记已经很详细了，所以就直接摘录了，所有来源均已标注。