FPGA相关知识系统介绍

FPGA的本质是设计一颗芯片,其开发刘成是通过verilog等硬件描述语言通过EDA工具编译、综合、布局布线成为下载文件,最终加载到FPGA器件中去,完成所实现的功能。而硬件描述语言描述的就是组合逻辑和时序逻辑电路,度和逻辑就是与、非、或组成的电路,而时序电路就是触发器。在FPGA中,组合逻辑的变...

2017-07-31 17:33:41

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SPI总线介绍和verilog实现

这篇文章讲SPI总线,SPI是serial peripheral interface 的缩写,即串行外围设备接口。该接口是摩托罗拉公司提出的全双工同步通信的接口,该接口只有四根信号线,在芯片的管脚上只占用4根线,节约了芯片的管脚。 这四根信号信如下: 1、MOSI:主器件数据输出,从器件数据输...

2017-07-28 17:25:17

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数字电路中的亚稳态产生原因和处理方法

最近在异步FIFO设计中,遇到了对跨时钟信号的同步处理,主要是为了降低亚稳态出现的概率。因此这篇文章主要讲一下亚稳态出现原因以及处理办法。 (一)亚稳态的出现原因    亚稳态主要是指触发器在某一段时间内不能达到一个确定的状态。一个触发器一旦进入亚稳态状态,则无法预测触发器的输出电平,也无法预...

2017-07-27 22:28:50

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I2C总线协议的verilog实现

最近一直在学习各种接口,今天要讲的是I2C 总线。I2C是是一种简单的同步串行总线。它只需要两根线即可在连接于总线上的器件之间传送信息。 主器件用于启动总线传送数据,并产生时钟以开放传送的器件,此时任何被寻址的器件均被认为是从器件.在总线上主和从、发和收的关系不是恒定的,而取决于此时数据传送...

2017-07-27 18:34:24

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数字电路时序分析(二)

这篇文章接上篇文章继续讲一下时序系统中时序分析,如下图为一个时序系统的典型结构: 那么该系统的最大运行频率是多少呢?计算公式如下: Fre_max=1/longest delay path 因此要计算系统的最大运行频率,就需要找出系统总的最长路径。而最长路径处于下面这三条路径当中...

2017-07-27 11:24:50

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数字电路中的时序分析(一)

最近在设计中遇到了亚稳态情况的处理,因此又回头去看了一下数字电路中的时序分析,本篇文章主要讲的就是数字电路中的时序分析。         延时可以分成两大类:一类是门延时;另一类的是D触发器的延时。这两类延时在时序电路分析中都要涉及到。首先我们来看一下门延时。         门延时指的是构成门的...

2017-07-27 10:26:22

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异步fifo设计(四)

这篇文章主要是上篇文章的verilog代码实现,现在将代码贴上: module fifo #(parameter size_data=8, parameter size_addr=4) (input wr_inc,wr_clk,wr_rst, input rd_in...

2017-07-26 21:58:45

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异步fifo的设计(三)

这篇文章主要讲述一下另一种异步fifo的设计方法,这种设计方法与上篇文章设计方法的区别在于不需要将读指针rd_ptr和写指针wr_ptr同步化。该论文中采取对读、写指针的异步比较并且异步判断出empty和full状态位的值。 这里的读写指针还是采用格雷码计数器。由前面博客中讲到的格雷码计数器可知...

2017-07-26 18:10:10

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异步fifo的设计(二)

这篇文章接上一篇文章讲,首先看一下异步fifo设计的整体框图:     在该设计中会有6个小模块:    1、fifo.v这个模块是顶层模块;    2、fifomem.v:这个模块是fifo的内存缓冲器,该内存属于双端RAM    3、sync_r2w.v:这个模块是将读指针rd_ptr同步...

2017-07-25 18:23:33

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异步fifo的设计(一)

上一篇文章讲的是同步fifo的设计,这篇文章主要讲一下异步fifo的设计。异步fifo和同步fifo的区别主要在于读写所用的时钟是否一致。异步fifo设计因为读写所用的时钟不一致因而设计比较复杂,会涉及到读指针和写指针的同步化。        异步fifo设计主要要解决两个问题:       ...

2017-07-25 16:59:18

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同步fifo设计

这篇文章主要介绍一下同步fifo用verilog实现。首先介绍一下fifo的相关知识。 fifo是 first input first output 的缩写,即先进先出队列,fifo一般用作不同时钟域的缓冲器。fifo根据读和写的时钟是否为同一时钟分为同步fifo和异步fifo。异步fifo相比同...

2017-07-24 16:10:42

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并行数据转换为串行数据的转换器

这篇文章写一下今天早上设计的并行数据到串行数据的转换器,也算是对并行总线和串行总线一个小小的应用,编码过程中也用到了task。 该转换器主要实现的功能是: 1、把并行地址存入寄存器 2、把并行数据存入寄存器 3、连接串行单总线 4、地址的串行输出 5、数据的串行输出 6、挂起串行单总线 7、给信...

2017-07-24 12:04:16

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