低功耗设计之RTL级降低功耗

最近在看《硬件架构的艺术》这本书,本篇博文也是来自书中的内容。随着工艺的进步,低功耗设计显得越来越重要了。作为一个数字前端设计师,我们就来看看如何在RTL级别减低功耗。实质上在大规模ASIC设计中,当RTL级设计完成的时候,整个系统至少80%的功耗就已经确定。后端流程没有办法修复微架构,而微架构和...

2019-03-26 11:08:16

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任意分数分频器的verilog实现

这篇博文是关于分频器最后的讲解了,主要是要实现nume/deno倍的分频。对于nume/deno倍的分频,实质上就是要在nume个输入的时钟周期里,输出deno个脉冲。因此这里需要通过简单的数学运算来保证deno个脉冲的输出。nume,deno,quot和remd满足下面的式子:nume = qu...

2019-03-25 22:48:08

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N+0.5分频器的verilog实现

上篇文章中主要讲了一下奇数分频的实现,本篇文章说明一下N+0.5分频器如何设计。本篇文章以5.5分频为例进行说明。对于N+0.5分频,没有办法实占空比为50%,因此我们实现占空比为1/(N+0.5)的分频器,即在0.5个周期实现高电平即可。 先说一种设计思路:通过两个分频时钟的与操作实现。两个分...

2019-03-25 17:42:00

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奇数分频器的verilog实现

分频器的设计对于微电子专业的学生来说应当是必须掌握的一基本知识点,对于偶数分频器的设计来说比较简单,那么对于奇数分频器以及小数分频器的该怎么去处理呢,本篇博文主要来谈谈奇数分频器的设计,小数分频器的设计等到下篇文再写。奇数分频器的实现可以分为两大类: 占空比非50%的奇数分频器的实现 占空比为...

2019-03-25 12:16:48

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