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IC学习笔记（一）——Verilog加减法及四舍五入
1、加减法计算①两个位宽相同，定标相同的数相加时，首先将两个数各扩展1个符号位再加，以保证不溢出；wire [15:0] a;//Q(16,1)wire [15:0] b;//Q(16,1)wire [16:0] c;wire [15:0] d;assign c = {a[15],a} + {b[15],b};//各扩展1个符号位再加，保证不溢出assign d = 饱和(c);//Q(16,1)...
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