我近日在一个基于Xilinx Spartan-6 FPGA的设计中,遇到了XST静态时序报告中PLL输出时钟的Discrete Jitter数据在不同时序路径中呈现不同数据的现象:
Register-to-Register Setup Path中 DJ = 0.127ns;
OFFSET OUT路径中,DJ = 0.255ns。
在Xilinx官方论坛发帖求助,未获答复,查看Xilinx官方的答复记录:50638 - 14.1 TIMING_ANALYZER - Is there a problem with the propagation of Discrete Jitter from DCM/PLL through a BUFGMUX?发现我的问题和官方记录类似,于是参考AR#50638的方案,问题得以解决。
具体问题现象的描述、数据和解决方案,感兴趣的朋友请直接查看官方论坛原贴:
关于ISE静态时序报告中Spartan-6 FPGA DCM和PLL的Discrete Jitter (DJ)数据的疑问?
本问题的解决,可以作为Xilinx官方答复记录AR#50638的增补内容。