【PCIe小知识】PCIe的初始化流程

1 初始化流程图

所谓PCIe的初始化,是需要考虑主板上电后,PCIe EP设备需要经过怎么样的配置,CPU应用程序才能与之进行通信。如果从芯片设计角度考虑,则是解除复位后,PCIe系统需要经过如何配置应用层才可以与CPU的RC端进行通信。

Class01
应用层设置app_ltssm_enable=0,不使能PCIe的链路训练。
应用层设置app_hold_phy_rst=1,重新配置PHY的寄存器参数。
Class02
在建链前,应用层通过DBI接口配置PCIe controller的寄存器,
如GEN3,GEN4的切换等。
Class03
应用层设置app_ltssm_enable=1,使能PCIe的链路训练。
Class04
RC应用层确认建链成功(Link Up)。
Class05
RC开始枚举下游设备。
Class06
CPU应用程序执行,完成初始化流程。

上图为PCIe初始化的基本流程,需要注意的是,配置请求只能由CPU发起,即对应PCIe的RC端(Root Complex)。

2 PCIe设备连接图

PCIe EP设备外部会连接许多模块实现上述流程,比如应用层设置app_ltssm_enable和app_hold_phy_rst,一般会通过power_up模块实现。
一个PCIe EP设备的外围模式示意图如下:

reset,auxclk
core_clk
txn/p
rxn/p
app_ltssm_enable
app_hold_phy_rst
dbi
AXI
elbi
msi
msix
ven_msg
CRG
PCIe_EP
PIPE
PCIe_Controller
PCIe_PHY
Model
RC
PCIE_VIP
power_up
dbi_module
axi_VIP
elbi_module
msi_module
msix_module
ven_msg

上图中,CRG即clock and reset generate,是用于产生时钟复位的模块。
AXI接口一般为数据通路,如PCIe Controller通过PCIe_PHY接收到数据后,会将其通过AXI总线传输到axi_VIP,用于芯片内部模块间的通信。
msi/msix一般用于PCIe IP发送中断到CPU。

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