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H3_7100_PL_DDR缓存方案
文章平均质量分 94
米联客(milianke)
硬件设计-测试-LINUX驱动
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[米联客-XILINX-H3_CZ08_7100] FPGA_PL-DDR缓存方案连载-08 fdma数据通路加入sobel算法IP方案
本文实验目的:1:掌握2个uifdma_dbuf IP的同时使用,以及读写通道之间的同步设计2:实现1路数据实时显示,1路数据实时sobel计算通过uifdma_dbuf+fdma3.2保持到内存中。3:掌握uifdma_dbuf IP stride参数的设置,实现一个屏幕实时显示当前摄像头视频以及实时计算的sobel视频4:掌握图像处理中多通道读写的多缓存机制原创 2024-09-10 08:38:10 · 633 阅读 · 0 评论 -
[米联客-XILINX-H3_CZ08_7100] FPGA_PL-DDR缓存方案连载-07基于fdma ddr多路视频数据构架方案
基于AXI总线可以使用axi_interconnect的仲裁机制,同时接入多个基于AXI总线的IP,米联客的fdma采用的是AXI4总线接口,因此基于AXI总线的多数据通路方案实现起来会很容易。每一个通路都可以独立工作,总裁都交给axi_interconnect IP来完成。原创 2024-09-10 08:37:16 · 847 阅读 · 0 评论 -
[米联客-XILINX-H3_CZ08_7100] FPGA_PL-DDR缓存方案连载-06 uifdma_dbuf+fdma实现数据流方案
uifdma_dbuf3.1开始支持了full和empty信号, ud_wfull信号为0代表FIFO未满,写通道可以写入数据,uifdma_dbuf的ud_rempty信号为0代表读通道的FIFO中有数据可以读出。原创 2024-09-10 08:36:29 · 768 阅读 · 0 评论 -
[米联客-XILINX-H3_CZ08_7100] FPGA_PL-DDR缓存方案连载-05uifdma_dbuf 3.0 IP 介绍
uifdma_dbuf IP是米联客研发用于配合FDMA完成数据传输控制的IP模块。FDMA-DBUF IP代码采用“对称设计”方法,读写代码对称,好处是代码结构清晰,读写过程一致,代码效率高,更加容易维护。本文只用到了写通道部分,读通道部分没有用到,但是我们还是介绍下。原创 2024-09-10 08:35:49 · 578 阅读 · 0 评论 -
[米联客-XILINX-H3_CZ08_7100] FPGA_PL-DDR缓存方案连载-04使用fdma读写DDR
在前文的实验中我们详细介绍了FDMA的使用方法, 前面一节课演示了FDMA读写AXI-BRAM,本文我们继续使用FDMA实现对AXI-MIG的读写,以此读写DDR。由于FDMA的读写操作都是基于AXI总线,所以用户代码部分一致性也非常好,我们的状态机都不需要做修改,基本上只要把前文的BRAM IP换成MIG IP即可。原创 2024-09-09 18:01:59 · 536 阅读 · 0 评论 -
[米联客-XILINX-H3_CZ08_7100] FPGA_PL-DDR缓存方案连载-03使用fdma读写axi-bram测试
FDMA是米联客基于AXI4总线协议定制的一个DMA控制器。有了这个IP我们可以统一实现用FPGA代码直接读写PL的DDR或者ZYNQ/ZYNQMP SOC PS的DDR或者BRAM。在米联客的数据交互方案中,FDMA IP CORE 已经广泛应用于ZYNQ SOC/Artix7/Kintex7/ultrascale/ultrascale+系列FPGA/SOC。原创 2024-09-09 18:01:12 · 625 阅读 · 0 评论 -
[米联客-XILINX-H3_CZ08_7100] FPGA_PL-DDR缓存方案连载-02AXI4-FULL-uiFDMA IP仿真验证
本文试验中对前面编写的FDMA IP进行仿真验证。原创 2024-09-09 17:30:28 · 871 阅读 · 0 评论 -
[米联客-XILINX-H3_CZ08_7100] FPGA_PL-DDR缓存方案连载-01AXI4-FULL-MASTER IP FDMA 介绍
1概述FDMA是米联客的基于AXI4总线协议定制的一个DMA控制器。本文对AXI4-FULL总线接口进行了封装,同时定义了简单的APP接口提供用户调用AXI4总线实现数据交互。这个IP 我们命名为FDMA(Fast Direct Memory Access)。原创 2024-09-09 17:29:53 · 612 阅读 · 0 评论