Verilog基本语法之模块以及模块调用详解（2）

模块结构

一、模块结构组成

	模块由三个元素组成，分别是模块起始、接口说明、逻辑功能描述

	 1. 模块起始：每个模块都要进行端口定义，格式为：module 模块名(端口1, 端口2, 端口3)，
	 2. I/O接口说明：input输出，output输出，inoutput双向接口
	 3.  逻辑功能描述：always、assign等功能描述。

二、模块详解

	组合成为完整程序如下：

		module <模块名> (<端口列表>)
			<I/O接口说明>
			<内部信号声明>
			<逻辑功能定义>
		Endmodule

	拿与门、或门举例：

		module AndOR(a, b, c)//模块起
		    input a,b;//接口方向为输入
		    output c,d;
		 
		    assign c = a & b;//组合逻辑-与
		    assign d = a | b;//组合逻辑-非
		 endmodule   //模块终

注意：每条逻辑功能语句和数据定义的最后必须有分号。

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