时序约束篇
在FPGA design内部,都是同步时序电路,各处的延时等都能够估计出来,但是FPGA内部并不知道外部的设备的时序关系。所以,Timing constraints包括,为了使其正常工作,时序约束以下几点
- FPGA输入数据的时序要求(Input paths )
- FPGA内部的寄存器-寄存器时序要求(Register-to-register paths )
- FPGA输出信号的要求(Output paths )
Input paths对应的是OFFSET IN约束,即输入数据和时钟之间的相位关系。
Register-to-register paths 对应的是整个FPGA design的工作时钟。如果只有一个时钟,那么只需要指定输入的频率即可。如果有多个时钟,这些时钟是通过DCM,MMCM,PLL生成的,那么显然ISE知道这些时钟之间的频率、相位关系,所以也不需要我们指定。如果这些不同的时钟是通过不同的引脚输入的,ISE不知道其相位关系,所以指定其中一个为主时钟,需要指定其间的相位关系。
Output paths对应的是OFFSET OUT 约束,和OFFSET IN约束很类似,不过方向相反。
1.输入时序约束
输入时序约束控制外部引脚到内部模块的路径。采用OFFSET IN来指出输入时序约束。主要是两类不同的输入方式,系统同步输入和源同步输入。(对于SDR和D