FPGA
小夕nike
这个作者很懒,什么都没留下…
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异步FIFO IP核的亚稳态处理
异步FIFO IP核的亚稳态处理转载请注明出处一、FIFO原理亚稳态是FPGA设计中永恒的话题,也是很多时序问题的根源,即使是官方的IP核,有些也不能很好的避免亚稳态的产生。在实际工程中,就遇到了异步FIFO IP核亚稳态带来的困扰,这里简单的分析原因并给出解决方法。亚稳态绝大多数出现在异步时域关系中,而异步FIFO是经常使用的一种存储队列,它的优点就是可以用来做大通道原创 2017-09-24 11:31:27 · 3263 阅读 · 1 评论 -
提高FMAX的时序优化方法
提高FMAX的时序优化方法转载请注明出处:一、FMAX介绍FMAX代表了设计中一个时钟从源寄存器到目的寄存器所能跑的最高速率,它的大小受两个寄存器间最大的走线延迟决定。以Altera Quartus16.1为例,在时序分析完成后,打开Fmax报告:Compilation Report/TimeQuest Timing Analyzer/Slow 1200原创 2017-09-25 17:33:49 · 3062 阅读 · 2 评论 -
脉冲边沿检测的亚稳态处理
脉冲边沿检测的亚稳态处理转载请注明出处:一、原理脉冲边沿检测是一个异步系统设计中常常会使用到的方法。假设有一个系统,时钟域A是50MHz的时钟域,它有一个待检测的变化信号test;存在时钟域B,利用此时钟来检测时钟域A中test信号的上下沿。 现在需要分两种情况讨论:1)假设时钟域A的变化信号test变化得非常快,最大快到和50MHz的时钟一样快(把test想象成时原创 2017-09-18 17:18:55 · 1297 阅读 · 3 评论 -
DDR SDRAM原理介绍
这篇博文对DDR SDRAM做了粗略的介绍,其中并不涉及DDR SDRAM存储器控制系统具体的Verilog控制代码。实际上对DDR SDRAM的控制系统设计是很复杂的,这篇博文只对存储器的控制原理做简单的介绍,希望对SDRAM比较陌生的人有一个感性的认识。有不对的地方,希望指正。原创 2017-09-18 16:46:28 · 6231 阅读 · 3 评论 -
FPGA时序分析、优化与约束
CSDN编辑文字太不方便,改用长图方式,可以选择下载图片后再看,清晰度会提升。原创 2018-07-14 16:42:08 · 1606 阅读 · 0 评论