集成计数时序逻辑器件型号及其功能(数字电路基础)

2021年612日 1:09 PM

目录

集成计数时序逻辑器件型号及其功能(数字电路基础)

集成计数器的分类

 时钟控制方式分类:

计数功能分类:

计数模值分类:

上升沿触发和下降沿触发

同步二进制计数器74161

同步十进制加1计数器74160

二进制同步可逆计数器74LS169

计数器的级联

计数器和分频器的关系


集成计数器的分类

 时钟控制方式分类:

1、异步

2、同步

解释:

一、两者的概述不同:

1、同步电路的概述:在同步时序逻辑电路中有一个公共的时钟信号,电路中各记忆元件受它统一控制,只有在该时钟信号到来时,记忆元件的状态才能发生变化,从而使时序电路的输出发生变化,而且每来一个时钟信号,记忆元件的状态和电路输出状态才能改变一次

2、异步电路的概述:异步时序逻辑是电路的工作节奏不一致,不存在单一的主控时钟,主要是用于产生地址译码器、FIFO和异步RAM的读写控制信号脉冲。

 

二、两者的特点不同:

1、同步电路的特点:同步逻辑最主要的优点是它很简单。每一个电路里的运算必须要在时钟的两个脉冲之间固定的间隔内完成,称为一个 '时钟周期'。只有在这个条件满足下(不考虑其他的某些细节),电路才能保证是可靠的。

2、异步电路的特点:除可以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件;电路状态改变完全有外部输入的变化直接引起。由于异步电路没有统一的时钟,状态变化的时刻是不稳定的,通常输入信号只在电路处于稳定状态时才发生变化。

 

三、两者的电路分析不同:

1、同步电路的电路分析:均先依据电路图得到电路描述的三大方程,即驱动(激励)方程、状态方程(组)、输出方程,然后依据三大方程得出描述电路逻辑功能的三大图表(通常时序图为实验或仿真条件下的观察图像,分析时可略),最后依据图表描述电路的逻辑功能。

2、异步电路的电路分析:异步时序逻辑电路分析时,还需考略各触发器的时钟信号,当某触发器时钟有效信号到来时,该触发器状态按状态方程进行改变,而无时钟有效信号到来时,该触发器状态将保持原有的状态不变。

 

计数功能分类:

1、加法计数

2、减法计数

3、可逆计数

 

计数模值分类:

1、二进制计数器

2、十进制计数器

3、任意进制计数器

 

上升沿触发和下降沿触发

(观察时钟信号输入端[CLK])

 

同步二进制计数器74161

1、同步加1计数器

2、同步低电平置数

3、异步低电平清零(与CP/CLK无关)

4、0000~1111到0000 循环

 

上图中Oc就是RCO,进位输出端口

 

同步十进制加1计数器74160

1、同步十进制加1计数器

2、同步低电平置数

3、异步低电平清零(与CP/CLK无关)

4、0000~1001到0000 循环

 

 

74LS160为4位十进制计数器,0~9计数,LD是同步预置端, 低有效;Cr是异步清零端,低有效;P和T是保持端;Oc是 进位输出信号

74LS161为4位二进制计数器,0~15计数,LD是同步预置端, 低有效;Cr是异步清零端,低有效;P和T是保持端;Oc是 进位输出信号

74LS162为4位十进制计数器,0~9计数,LD是同步预置端, 低有效;Cr是同步清零端,低有效;P和T是保持端;Oc是 进位输出信号

74LS163为4位二进制计数器,0~15计数,LD是同步预置端, 低有效;Cr是同步清零端,低有效;P和T是保持端;Oc是 进位输出信号

 

二进制同步可逆计数器74LS169

1、加减控制型可逆计数器。(U[up]加法,D[down]减法)

2、无清0端,清0靠预置。

3、进位和借位都为Oc。

4、计数允许端P、T,低电平有效。

 

计数器的级联

1、同步级联

2、异步级联

 

计数器和分频器的关系

模值为M的计数器=M倍分频器

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