数码逐渐远去-CSDN博客

原创 verilog二维数组

/定义了一个4x10的1bit寄存器组, [0:0]可以不写——表示1bit；也可以定义成其他位宽；也可以用a_reg[0][5:3]——任意取a_reg[0]部分寄存器宽度；不过可以用for generate生成循环，任意取用行列元素，达到。，例如b_reg[0][3]等，不能像a_reg一样取用一组；，不能直接a reg[0:2][7]——非法；//定义一个深度4，宽度10的寄存器组；以寄存器reg变量为例。1：对于a reg，3：b_reg 只能。

2024-09-26 21:40:22 298

原创找到首个1的位置编号，独热码检测等硬件逻辑实现

具体怎么使用，看看数据的长短等，结合资源，逻辑等考虑；

2024-07-16 22:10:43 230

原创开发一款数字芯片的流程

5：结合4，反复绘制迭代微架构图，反复优化方案文档，明确关键信号的打拍节点，复杂的逻辑分到不同的周期，，每一个时钟周期做了什么！11：这里其实和10 几乎是同步进行，甚至在 6~8阶段也会做，那就是前端的代码质量检查，代码优化，如无复位寄存器修改，代码门控信号添加，DFT添加测试逻辑等等；后端结合初版代码，简单的综合，布局布线，对于占用较大的tcam，ram，寄存器堆等占用面积资源较大的部分初步摆放，发现其他逻辑部分的时序问题！无误后交付验证人员；，迭代，修改代码，，可能是功能的修改，也可能是时序的修改；

2024-07-15 21:35:55 395

原创 FPGA和单片机什么区别

在这里简单介绍下verilog，硬件描述语言，其实就是写数字电路，通过综合工具映射成网表，之后经过工具软件转化，烧录到fpga单板上；fpga是硬件电路，有并行，速度快等特点，是可配置，可编程的可重构的硬件reg d；d<= b+c;elsed<= c;定义了3个1bit的线，1bit的register，在上升沿触发，其实综合后是一个触发器，在a是高电平1时候，把加法器（b+c）的结果，延时1个clk ，给d；其他情况，即a 不是高电平时候，把c信号线，延时一拍给d；简单的架构图如下；

2024-01-12 21:21:23 1166 1

转载 The license server manager has found no vendor daemons to start ,ubuntu 装vcs遇到的问题

我的版本是：ubuntu 14.04,64位系统。没用虚拟机vcs版本是201306,scl是10.9.3,installer是v3.0,按照论坛上的教程已经装完了，license也用lmstat和lmgrd验证过了，如下。请问下scl 和installer 在哪里可以下载。license文件里没把daemon写进去。但是确弄不成功，是怎么回事啊！果然还是license的生成有问题啊。善用搜索功能，论坛上到处都是。但是都没说怎么解决的额。

2023-10-29 19:07:45 620

原创 verilog的减法，如果一个数减去另一个数的反码什么样子呢？

都是sum = (a*2+1)+(b*2+1+2^(n+1))/2 = a+b+2^n;和直接 assign resu = A- (~B) - D 综合结果不一样，仿真结果不一样；无论是d = a- (~b)-c ，还是 b_inver = ~b ，d= a-b-c；使用中间变量的符合预期，而直接写a-(~b)-c的不符合预期；第一个加法器都是一样的；,n是位宽，a b c位宽；先上结论： assign C= ~B;简单说就是d = a- (~b)-c；

2023-05-12 23:48:24 257

原创 verilog 减法探究

在 Verilog 中，a-b 表示将变量 b 的值从变量 a 的值中减去。这个操作产生一个有符号的差值。如果 a 和 b 都是有符号数，则结果仍然是有符号数。如果其中一个或两个输入是无符号数，则结果将被解释为无符号数。可以看到modelsim平台中，带进位拓展的结果D中，1:C= ~B，2:D=A - C 直接综合成了D=A+B;而 D= A- (~B)，则综合成了 D={~A[MSB] , A+B }；若，B>A则，进位是1，否则进位是0；（resu0和resu1）不带进位的D则无区别；

2023-05-12 08:30:00 2242

原创 verilog 减法器综合结果

C= A-B 综合结果。

2023-05-12 00:33:09 339

原创数字逻辑电路设计例化模块输入输出，何时用reg，何时用wire?

wire ，reg型数据在例化模块时候怎么用？

2022-12-10 19:41:47 3416

原创 verilog 加减法溢出

verilog 加减法溢出测试，以及减去一个数的反码的带进位不带进位的区别

2022-11-23 22:38:03 1170

原创 verilog 易错知识点总结

易错语法

2022-11-14 20:21:38 329

原创品质因数Q的意义

品质因数的意义~

2022-08-27 20:24:44 3493 3

原创接入网、承载网、核心网是什么，交换机路由器是什么、这个和网络的协议有什么关系呢？

通信人入门基础，五层网络模型，路由器交换机介绍，

2022-08-09 00:28:41 5356

转载物理之美，值得学习

非线性光学，振荡系统，参量振荡电路

2022-07-21 23:03:30 294

原创手机硬件研发工程师的主要工作职责是什么？

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档从业几个月的手机基带工程师的感想前言一、pandas是什么？二、使用步骤1.引入库2.读入数据总结前言写这个文章的目的：1：回顾，或者说复盘；2：给后人指路；提示：以下是本篇文章正文内容，有的说的可能不一定对，还需要读者多查阅资料~一、pandas是什么？示例：pandas 是基于NumPy 的一种工具，该工具是为了解决数据分析任务而创建的。二、使用步骤1.引入库代码如下（示例）：import numpy as np.

2022-05-29 16:07:47 3416

转载接口 POGO pogo pin词义

pogo“pogo” 一词来源于一种以蹦跳舞蹈为主的，基于节奏音乐的集体活动。后来延伸为弹簧针的昵称。　　pogopin的真正学名为“弹簧承载端子”（Spring Loaded Contact），是一种应用于手机等电子产品中的精密连接器，广泛应用于手机的天线，电池与手机主板之间的连接等精密抗震部件的设计中。　　pogopin内部有一个精密弹簧结构，大致有3个部件组成：　　1〉活塞（piston）　　针头、材料一般选择为Be-Cu（铍铜）或者是SK，两个各有利弊，Be-Cu导通性好，但是硬度欠缺，

2021-09-18 17:37:58 3040

转载 2021-09-10

SPI协议简介板卡内不同芯片间通讯最常用的三种串行协议：UART、I2C、SPI，之前写过串口协议及其FPGA实现，今天我们来介绍SPI协议，SPI是Serial Perripheral Interface的简称，是由Motorola公司推出的一种高速、全双工的总线协议。与IIC类似，SPI也是采用主从方式工作，主机通常为FPGA、MCU或DSP等可编程控制器，从机通常为EPROM、Flash，AD/DA，音视频处理芯片等设备。一般由SCLK、CS、MOSI，MISO四根线组成，有的地方可能是：SCK、

2021-09-10 11:36:11 224

原创 matlab的fft谱振幅

matlab的fft谱振幅除以N/2例如除以N/2对应的是真实的单边谱的振幅，这里的真实值指的是信号的幅度如果除以N,则对应双边谱的振幅。，，其实，直接傅里叶变换对应的积分什么也不用除，当然抽样定理哪里要乘以抽样的周期才是对应原函数的积分值。例如双边的幅度谱除以了采样点数N,0.01频率真实的谱分量为2/pi,下图最高的为(2/pi)^2,直接傅里叶变换，其实是积分值，对应的积分在频率为0.01处，对应636下图中，我们直接对幅度乘以了采样周期10，可以得到相同的幅度，尽管频率的分辨率降

2020-10-16 15:02:54 3486

原创傅里叶变换如何在软件中精确计算得到正确的幅值？

FFTmatlab里面的要乘2除以N,or除以N/2，才得到真实的频谱分量幅值说明说明数字信号处理的MATLAB实现，万永革第二版87-90，96-97页的解释，比较好，不过97页定义的FFT和matlab的不一致，但是习题例3-3计算和matlab是一致的，anyway, 本人一开始傅里叶变换学习用的是，信号与线性系统（管质中）+数字信号处理（陈后金，这本树书结合matlab讲的，定义和matlab一致），，不过也没有涉及乘2除以N的操作。所幸，在这本手册找到一个还算合理的解释。图片: ....

2020-06-23 21:48:04 5516 2

空空如也

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