FPGA实验2：2选1多路选择器

最新推荐文章于 2024-09-29 20:39:24 发布

x陌北x

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分类专栏： FPGA实验文章标签： fpga开发

本文链接：https://blog.csdn.net/lengmei1/article/details/140538863

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一、实验目的与要求

学习Create-SOPC实验平台的使用方法；
熟悉Quartus II 软件平台和使用 VHDL 语言设计电路的方法；
掌握VHDL语言的基本语法和语句；
把握VHDL程序设计组合逻辑电路的基本结构和设计特点。

二、实验原理

运用Quartus II 集成环境下的VHDL文本设计方法设计2选1多路选择器，进行波形仿真、引脚分配并下载到实验设备上进行逻辑功能测试。

三、实验内容和步骤

实验步骤和方法参考实验一，引脚分配可参考下表。

引脚名称	引脚编号	连接网络	引脚名称	引脚编号	连接网络
a	PIN_M3	FPGA_M1	sel	PIN_T10	KEY1
b	PIN_M4	FPGA_M2	q	PIN_R10	LED1

四、实验代码

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Quartus II：VHDL组合逻辑-时序逻辑练习

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03-26

3967

目录一、在QuartusII 中用原理图输入法设计 4 位加法器1.在之前的实验基础上设计4位全加器2.仿真波形图3.引脚绑定4.硬件测试二、应用QuartusII 完成基本组合电路设计（一）2选1多路选择器1.新建VHDL 文件2.仿真波形图（二）多路选择器1.新建VHDL 文件2.仿真波形图（三）引脚锁定以及硬件下载测试1.2选1多路选择器2.多路选择器三、应用QuartusII 完成基本时序电路的设计（一）.触发器设计1.新建VHDL文件2.仿真波形图（二）锁存器设计1.新建VHDL文件2.仿真波形图

verilog入门——Quartus二选一数据选择器实现及测试

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多路选择器

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07-20

4136

使用组合逻辑电路，always语句中需使用reg类型，所以先定义一个reg类型的out_r在always语句中使用，最后再用assign out = out_r实现同步。回到wave界面对波形crtl+A，再ctrl+G可以对信号进行分类。再点击Restart和Run all，即可得到最终的信号波形。Quartus上面的菜单栏中，如图中框1是全编译，如图中框2为分析综合。仅分析综合可以实现语法检错，并且比全编译要更快一些。四个输入信号，一个输入的选择信号，一个输出信号。观测例化模块波形按下图操作。

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菜鸟打怪的博客

04-02

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VHDL组合逻辑-时序逻辑练习

weixin_56102526的博客

03-26

3601

一、在QuartusII 中用原理图输入法设计 4 位加法器（一）新建项目（二）创建原理图（三）仿真（四）硬件下载测试1.引脚绑定2.硬件测试二、应用QuartusII 完成基本组合电路设计（一）2选1选择器mux21a1.Verilog语言2.VHDL文件（二）多路选择器muxk三、QuartusII 完成基本时序电路的设计（一）设计触发器1.新建项目2.创建VHDL文件3.编译仿真标题（二）设计锁存器一、在QuartusII 中用原理图输入法设计 4 位加法器（一）新建项目 1.File-&gt.

FPGA（一）---二选一多路器及quartus基本操作

qq_42428154的博客

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一、FPGA开发流程二、创建模块和仿真打开Quartus --》create new project --》new file，选择Verilog HDL file–》写模块 module led_test(a,b,key_in,led_out); input a; //输入端口 input b; input key_in; output led_out; //输出端口 //当key_in ==0, led_out = a assign led_out = (key_in == 0)? a : b;

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计算机视觉

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https://www.bilibili.com/video/av45470312/?p=5 仿真上一讲：3-2程序 always @ (a or b or c or d or s1 or s2) # always引导顺序语句 begin: MUX41 // 块语句 case() // 条件语句 2'b00: y <=a...

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qq_45659777的博客

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