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硬件描述语言
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小柴
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硬件描述语言大作业:数字电子钟
通过这次实验,我锻炼了我的问题解决和创新思维能力,并且我的专业知识和技能也都有很大提升。并且该实验使用来自外部的高频时钟信号,并将其划分为较低的频率,这些频率适合驱动计算秒、分钟和小时的计时逻辑,并且在计时的同时也将各个部分的计数值输入给数码管驱动电路,电路将编码结果输出给数码管作为字选和段选信号。在这个实验中,我通过集成分频模块、计数器模块、去抖动模块、控制模块、蜂鸣器控制模块、解码模块以及扫描驱动模块设计了这个数字电子钟系统。--------------------------------时钟信号。原创 2024-04-18 11:12:37 · 917 阅读 · 1 评论 -
硬件描述语言实验十一:数码管数字序列显示实验
同时意识到在编写VHDL代码时,我们需要严谨的逻辑思维和仔细的代码设计,实验过程中,出现问题时,要积极寻找问题来源并尝试自己解决,要提高解决问题的能力。--段选,段选就是选择你已经选择好的数码管里面的灯,比如要显示1,就让b,c等于0。case cnt1 is --把正常的顺序(如0是1111110对应abcdefg)反过来(gfedcba,g最高级),然后01倒过来(低电平有效,0为亮)--位选就是选择位置,比如有3个数码管,位选就是选择这三个中的那个数码管;实现数码管数字序列显示的功能。原创 2024-04-18 11:07:30 · 877 阅读 · 0 评论 -
HBU硬件描述语言十:中期考核实验题目
这四个实验代码均有错误,并且有很多都是小的错误点如单引号与双引号之间转换出错等,还有是否调用了所用函数包的问题(如第二个实验use ieee.std_logic_arith.all算术集),而且项目名需要和vhdl文件的名字一样,且项目名命名时必须符合规则,不能出现两条_,使用位矢量时必须注明位宽。--q-s都要改为q_s,q-s不符合命名规则,-为标识符。--nq为q的非,永远为q反。--q_s是4位数组,给q_s赋值需要双引号。原创 2024-04-18 11:04:51 · 763 阅读 · 0 评论 -
硬件描述语言实验九:基本时序逻辑电路设计实验
通过这次实验,我加深了对时序逻辑电路设计的理解,了解了时序逻辑电路在数字电路中的应用,掌握了使用VHDL语言进行基本时序逻辑电路设计的能力。也提高了编码和验证的技能,同时VHDL是一个强大而复杂的语言,实验过程中出现的问题和错误,也帮助了我学会了如何调试和修改VHDL代码,提高了我们的问题解决能力。(2)一个具有同步清零、并行输出的7位逻辑左移移位寄存器,(高位为左,低位为右),实体名称为“L_shifter7”,其引脚名称和逻辑功能如下表所示。(2)7位逻辑左移移位寄存器。(1)10进制加法计数器。原创 2024-04-18 10:52:21 · 986 阅读 · 0 评论 -
硬件描述语言实验八:触发器实验
实验中,使用VHDL语言进行仿真和测试的过程,可以帮助我们更好地理解和验证所设计的触发器的功能。VHDL触发器实验的成功完成,增强了我们对数字电路、时序逻辑和状态机等相关知识的理解和应用能力。实验中出现的问题和错误,也帮助我们学会了如何调试和修改VHDL代码,提高了我们的问题解决能力。通过实验,我们不仅掌握了VHDL语言的基本语法和设计方法,同时我也加深了对数字电路和逻辑设计的理解。1.一个同步清零的JK触发器,实体名称为“ff_jk”,其引脚名称和逻辑功能如下表所示。如图所示,并且结果符合实验预期。原创 2024-04-18 10:50:25 · 825 阅读 · 0 评论 -
硬件描述语言实验七:译码器实验
设计一个显示十六进制数字的LED数码管译码电路,实体名称为“transcode_led”,其输入与输出的逻辑关系如下表所示。通过本次实验,我们深入了解了译码器的工作原理和使用方法,并通过实际操作掌握了它们在电路设计中的应用。在进行测试时,确保提供不同的输入模式,并验证输出是否符合预期结果,以确保译码器的正确性。VHDL作为一种硬件描述语言,有助于我们以一种结构化和可扩展的方式描述和实现数字电路。在实验中,我们需要理解译码器的逻辑行为和功能映射,这对于正确编写VHDL代码至关重要。原创 2024-04-18 10:46:57 · 1137 阅读 · 0 评论 -
硬件描述语言实验六:编码器实验
在实验中,理解编码器的逻辑行为是非常重要的,这样才能正确地进行VHDL编码。而且在编写和测试VHDL代码时,需要仔细检查逻辑错误,以确保与预期的结果一致。设计一个具有无有效输入标志和非法输入标志输出的16-4编码器,实体名称为“encode_16_4”,其引脚名称和逻辑功能如下表所示。①建立工程、②编辑代码、③编译及修改错误、④建立仿真波形并仿真、⑤应用HEDL-2实验箱观察实际效果,分析设计是否正确。将不同的输入模式应用到编码器,观察输出输出与期望输出匹配,确定。dout(3位总线)原创 2024-04-18 10:40:45 · 533 阅读 · 0 评论 -
硬件描述语言实验二:一位全加器
160~320ns之间有输入1+0,低位进位为0,得输出本位和为1,高位进位为0,二进制数为01,1+0=1。320.0ns时输入均为1,低位进位为0,输出本位和0,高位进位为1,二进制码为10,转化为十进制为2,得1+1=2.用A、B表示A、B两个数的第i位,Ci-1表示低位(第i –1位)来的进位,则根据全加运算的规则可以列出真值表如表。设计一个一位全加器,实体名称为“full_adder”,其引脚与功能如下表。(实体名称由full adder改为了my1)原创 2023-10-16 08:41:19 · 50 阅读 · 0 评论 -
硬件描述语言实验五:四位加法器实验
用一位全加器的实体通过结构描述的方式构造出四位加法器,这样的方式使全加器更加有效率的解决逻辑运算。通过对多组实验数据的分析,判断其符合预期结果。如图所示,如当A=0000,B=0000,ci=1时,他们的和为0001,产生的最高位进位co为0,正确。本实验用实验二“full_adder”的实体作为元件,用port map语句描述出来将下图的电路,实现四位加法器,并与实验三、实验四的加法器进行比较。利用port map语句时比之前的实验更加方便,并且在调用程序时,复用性更强,可读性更高,开发效率也更高。原创 2023-10-16 08:37:26 · 42 阅读 · 0 评论 -
硬件描述语言实验三:四位加法器实验
四位二进制全加器的工作原理是,首先,对输入的两个四位二进制数的每一位分别进行二位二进制全加器运算。这两部分分别作为下一位二进制全加器的进位输入和A输入。第四位二进制全加器的进位输入为0,因为这是最低位。第一位二进制全加器的进位输入由或门负责计算,它将所有二位二进制全加器的进位相加。最终的结果就是所有二位二进制全加器的和的组合。四位加法器这种描述方法详细描述了加法器的计算过程,写出了每一位的计算和进位方法。四位加法器这种描述方法详细描述了加法器的计算过程,写出了每一位的计算和进位方法。原创 2023-10-16 08:20:22 · 53 阅读 · 0 评论 -
硬件描述语言实验四:四位加法器实验
2、为了能够生成进位,四位加法器在内部应得到五位的和,由于VHDL的语法限制,赋值语句赋值符两端的字长必须一致,因此两个加数也应扩充为五位。然后a+b两个四位数相加可能是五位数,所以让aa为‘0’+a,bb为‘0’+b,把他们变成五位数相加(之只是首位都为0),ci为进位,相加。1. 应用“+”运算符设计一个不带进位的四位加法器,实体名称为“adder4_2”,其引脚及其功能如下表。2. 应用“+”运算符设计一个带进位的四位加法器,实体名称为“adder4_3”,其引脚及其功能如下表。原创 2023-09-25 09:20:26 · 196 阅读 · 0 评论