Xilinx
Lily_9
小硕,FPGA与deep learning学习者。
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【Vivado——综合】Vivado 综合设置指令列表(RTL/GUI/TCL版本)
参考链接:https://www.xilinx.com/support/answers/55185.html上述链接,提供了Vivado和XST版本开发套件的综合配置选项信息,包括RTL/TCL/GUI版本,可参考。原创 2020-01-17 17:25:49 · 1983 阅读 · 0 评论 -
【FPGA——乘法运算】基于USE_DSP资源来实现
0 背景最近工程主要涉及到乘法和加法运算,然后想将两个无符号数的乘法采用USE_DSP硬核来实现。1 过程软件版本:Vivado 2017.4 Synthesis Settings: 采用工具默认设置。程序编写完毕后,进行综合,然后查看utilization report,发现40个通道对应的乘法运算只使用了2个DSP...转载 2020-01-17 16:33:31 · 2615 阅读 · 0 评论 -
【FPGA——工具篇】:Xilinx_ISE_12.4安装包下载百度云网盘
链接:https://pan.baidu.com/s/1vtimUockxhpPI1uTqSyIDw 密码:ssyu原创 2018-05-15 17:05:17 · 10184 阅读 · 3 评论 -
【FPGA——协议篇】:Xilinx AXI4总线介绍
1、什么是AXI AXI(Advanced eXtensible Interface)是一种总协议,该协议的第一个版本AXI3是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)3.0协议中最重要的部分。2010发布的AMBA4.0包含了AXI的第二个版本AXI4。 AXI4包含3种类型的接口: 1)AXI4:...转载 2018-06-22 09:24:30 · 7867 阅读 · 0 评论 -
【ZYNQ-7000——开发之五】:AXI DMA读写FIFO
此文是转载自 http://www.fpgadeveloper.com/2014/08/using-the-axi-dma-in-vivado.html我在测试AXI DMA时参考了这个文章,调通了xilinx官方的axidmatest.c环境:uboot:2015.4 kernel 2015.3 vivado 2015.4.1 修改的地方:1、用SDK生成设备树要添...转载 2018-06-26 14:26:29 · 8531 阅读 · 0 评论 -
【FPGA——原理篇】:基本原理和内部结构
一、FPGA原理FPGA中的基本逻辑单元是CLB模块,一个CLB模块一般包含若干个基本的查找表、寄存器和多路选择器资源,因此FPGA中的逻辑表达式基于LUT的。FPGA内部的编程信息一般存储在SRAM单元中,因此通常的FPGA都是基于SRAM的,所以掉电后信息会丢失,下次上电需要先配置才能使用。着重介绍Xilinx FPGA,二、FPGA产品的速度等级速度等级一般反映一款芯片的...转载 2018-07-27 09:51:54 · 5312 阅读 · 0 评论 -
【Vivado——FPGA硬件调试(二)】 例化ILA核
Vivado环境下,FPGA硬件调试方法很多,但常用方法主要围绕 ILA核展开。ILA核简介ILA是Vivado下的一个Debug IP核,类似于片上逻辑分析仪。在上一篇文章中,我们介绍了mark debug + set up debug,抓取信号的实时波形,调试工程;其中set up debug步骤,就是通过图形界面自动添加ILA核。本文将介绍另一种方法:通过在RTL代码中直接例化I...原创 2018-12-18 20:45:06 · 5410 阅读 · 0 评论 -
【Vivado——FPGA硬件调试(三)】Vivado与SDK的联合调试方法——使用ILA
首先介绍一下我的硬件平台:使用的开发板为米联客出的MIZ702,这个开发板与ZedBoard是兼容的。Vivado硬件调试有几种手段:ILA(集成逻辑分析器Integrated Logic Analyzer)、VIO(虚拟I/O Virtual Input/Output)、Jtag-to-AXI等,本方法主要使用了ILA 。本实验系统使用了两种调试手段:ILA和VIO,ILA的引入方式又用...转载 2018-12-25 11:16:00 · 2960 阅读 · 0 评论 -
【Vivado——FPGA硬件调试(四)】快速替换Debug Probes
在使用Vivado Logic Analyzer调试时,常会遇到这样的情形:当前阶段需要观测信号xa_reg,下一阶段需要观测xb_reg,两个阶段原始设计并没有改变,只是需要将xa_reg替换为xb_reg。此时,一种方法是回到综合后的设计,通过Setup Debug重新设置待观测信号,这样固然可行,但需要对设计重新布局布线,耗时,效率低。另一种方法是采用ECO(Engineering Chan...转载 2018-12-25 11:27:31 · 3003 阅读 · 0 评论