VCS的使用笔记

VCS

VCS是一个编译型Verilog仿真器，用于验证数字电路设计的正确性。VCS可以进行逻辑仿真、时序仿真和功耗仿真。

VCS的工作流程如下：

1. 将Verilog或SystemVerilog代码转化为C代码。
2. 在Linux环境下使用C编译器编译C代码，并链接库文件，生成可执行文件。
3. 运行生成的可执行文件，对设计进行仿真。

vcs source_files [compile_time_options]命令：用于编译Verilog代码，并生成可执行文件(simv)用于仿真。
其中，source_files 指定了要编译的源文件列表，可以是多个文件，文件名之间用空格分隔。 compile_time_options 是编译时的选项，指定VCS如何进行编译，例如优化级别、调试信息等。

常见的[compile_time_options]

-Mupdate:增量编译。当需要对一个或多个文件进行修改并重新编译时，使用-Mupdate命令可以避免重复编译，从而节省时间。

-R：编译后立即执行。

-gui:图形化界面

-l <filename>：保存一些运行时的log文件

-sverilog：支持SystemVerilog

-v lib_file：表示将库文件