Verilog Assertions

       目前在看SystemVerilog Assertions的书，里面将Verilog写的Assertion和SVA做了比较，对于里面的 @(posedge clk) 之类的语句究竟是在什么时刻响应有点迷糊，所以自己写了一点做了点尝试。

       写了个简单的波形，如下：

      然后写了个简单的verliog assertion ：

        运行后打印的信息如下： 

 

         可以看到：

        1，always 后的 @(posedge a) 是最先响应的。

         2，在 always 的 begin end 中，第一个 @(posedge clk) 和 @(posedge b) 是一起响应的，但第一个 @(posedge clk) 和第二个 @(posedge clk) 是前后两次响应的。