SystemVerilog——lab2学习笔记

    lab2需要写drive，是在test中写。

    思路：因为所有[15:0]端口都是独立的，所以选择一个想要的端口进行驱动（sa，一个 bit）。随机生成2--4个$urandom，塞入[7:0] payload [$] 中。然后把队列中的每一位数字的每一个bit 位依次赋值给 din 端口，进行驱动。驱动期间，保持对应位数的 vliad_n 为低，frame_n 也是一直为低，直到赋值的最后一bit 拉高。