longrejoy的博客

转自http://home.eeworld.com.cn/my/space-uid-346593-blogid-349102.html根据Lower page和Upper page的不同特性解决不同的问题，在实际的应用中会带来极好的效果，如：提升性能、大幅提升寿命、解决异常掉电的可靠性安全隐患等等。一些特殊应用或许会带来其他方面的损失，如：提升性能和寿命可能需要牺牲容量等，但这些取舍的

为了给FFT产生输入信号，写了一个信号发生器，用于产生特定频率的方波、三角波、正弦波与余弦波。时钟固定为10M，输出假定为一个12位的DA，三角波、正弦与余弦使用dds生成。源文件如下：`timescale 1ns / 1ps/////////////////////////////////////////////////////////////////////////////////

本文参考shichaog的专栏：http://blog.csdn.net/shichaog/article/details/51189711#按上文连接进行使用，在仿真的时候总是报错，说某个寄存器范围是【0：0】，超出范围，该问题尚未解决。按上文配置IP核，即使使用Vivado自身的TestBench也会有相同问题。改变思路，使用其他配置。一通道8点流水线结构。设置如下：

抄了一下《Verilog数字系统设计教程》模拟MCU通过IIC随机读写EEPROM的程序。程序说明：本程序用于模拟IIC，对EEPROM采取字节写和字节读的方式进行操作。协议内容：1.只有在总线处于“非忙”状态时，数据传输才能开始。在数据传输期间，只要时钟线为高电平，数据线都必须保持稳定，否则数据线上的任何变化都会被当作“启动”或“停止”信号。2.1总线“非忙”状态：该段内

协议内容如下：scl为不断输出的时钟信号，如果scl为高电平时，sda由高变低时刻，串行数据开始；如果scl为高电平时，sda由低变高，串行数据结束。sda信号的串行数据位必须在scl为低时变化，若变高则为1，否则为0.（接收模块在scl为高电平进行采样）该接收模块接收到数据后转换为相应的16条信号线的高电平。即数据为1，则第一条线路为高电平；数据为n，则第n条路线为高电平。

承接上文，使用逻辑生成分频更直接的办法是使用IP核中的Clocking Wizard。博主试图生成20MHz的2倍频和2分频，但是怎么调用都不行，后来看了特权同学的资料照写了一个100MHz的倍频和分频例程，是可以实现的。最后发现是仿真时长设置的有问题。频率越低，时长越长才能看到波形。估计是因为逻辑需要采集一定周期的输入时钟才能确保输出时钟的稳定性。另贴一些之前写逻辑时候的注意事项

记得面菊厂的逻辑部时让我用触发器搭一个三分频电路，当时没打上来。上网查了一下主要有两种方式。1、JK触发器方式在Pspice中绘制如下：仿真结果如下在设置脉冲源的时候要尽量缩小上升时间和下降时间，不然会报存在竞争的错误。逻辑代码：// 高电平复位，JK触发器///////////////////////////////////////////

仅讨论恒压源。我的理解是，开关电源的纹波是指，叠加在开关电源输出电压上，频率与开关频率一致的交流量，其产生原因是开关电源的电流纹波作用在电容的ESR上。而噪声一般是指全带宽下输出电压上叠加的交流量。记忆中菊厂的规范，测量纹波、噪声，需要使用隔直板+同轴电缆，而隔直板上的电容容量需要根据开关频率进行确定。纹波测量：用同轴电缆从电源模块上引出输出，接到隔直板上，然后再通过同轴电缆接入示波器

这篇文章主要是谈谈我对建立时间和保持时间的理解。