Verilog 变量初始化

初始化主要是针对FPGA内部有记忆的单元，例如寄存器、BLOCK RAM等，而对于无记忆的单元，例如wire，没有必要也无法对它们赋初值。

方法：

1. always来时钟，用复位信号rst控制（通常用方法1）
2. 定义时直接赋值，通常为0（没有复位信号时用方法2）

示例：用计数器生成复位信号，将寄存器变量初始化为零：

//复位：1；工作：0
module test(
refclk,rst
);
input wire refclk;
output reg rst;
reg [2:0] time_cnt =