V/SV 时延控制

最新推荐文章于 2023-10-07 16:29:03 发布

luoai_2666

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分类专栏： FPGA示例与典型模块文章标签： systemverilog

本文链接：https://blog.csdn.net/luoai_2666/article/details/120622180

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本文通过AMD例子解释SystemVerilog中时延控制的区别。在fork-join结构中，各部分并行执行，时延为相对起始点的绝对值。修改代码会影响执行顺序和时延效果。

摘要由CSDN通过智能技术生成

例1. (AMD) 打印结果是什么？

module tb();
int int_a,int_b;
initial begin
	fork
		begin
		#2; 
		int_a=1;
		int_b=2;
		end 
		#3; 
		int_a=4;
 	join
#1

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