FPGA开发工具
luoai_2666
这个作者很懒,什么都没留下…
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Quartus 在线调试工具In-System Sources and Probes Editor
https://blog.csdn.net/huan09900990/article/details/78893435write source data-continuously 在下面修改完source值自动被写入-manually 修改完source值,要点击上方write source data才被写入原创 2021-07-04 16:05:44 · 601 阅读 · 0 评论 -
SignalTap 逻辑分析仪的使用
问题总结出现instance not found原因: .pof不匹配。FPGA之前固化了别的程序,现在的.stp自然烧不进去。解决:编译之后,将现在的.sof烧写进去。原创 2021-06-28 22:25:45 · 2522 阅读 · 1 评论 -
Quartus 时序分析流程
全编译后(只综合行么?),打开产生时序网表产生时钟约束 100MRUN之后,看报告。可以看出,Tsu不满足。再看哪个路径不满足,from node–to node,差7.175ns保存当下时序约束文件修改约束的时钟 100Mto50Mopen SDC file进行修改,重新Read SDC File时序报告没有违例流水线改进...原创 2021-06-27 11:20:46 · 2245 阅读 · 0 评论 -
Modelsim 仿真方法
直接在Modelsim中仿真的流程,不是通过Quartus调用Modelsim。在modelsim中新建工程添加文件后编译执行仿真将tb和test add wave观察波形ctrl+t 还是 g 将信号按模块分开原创 2021-06-24 10:49:52 · 188 阅读 · 0 评论 -
Modelsim Error
(vsim-3170) Could not find ‘…/qsim/rtl_work.RS_en_tb’.原因:testbench文件名、module后紧跟的名称、testbench链接设置不匹配改成一致的就行原创 2021-06-11 10:58:39 · 305 阅读 · 1 评论 -
Quartus 使用方法
查看电路原创 2021-06-04 09:29:24 · 1618 阅读 · 0 评论 -
Vivado ILA IP的使用
打开ip核配置ila核,主要配置4个地方:1.组件的名字,2. 需要抓取的信号的个数,3. 抓取的信号的深度(采样深度就是采样点数)4.所抓取的信号的宽度3. 例化ip核ILA核的clk信号需要连接到需要观察信号的相应时钟域,在一个RTL设计中是可以添加多个ILA核的,用于观察不同时钟域的信号。4. 配置引脚输入数据引脚如何配?在扩展接口里找一个,如M125. Trigger and Capture触发是决定什么时候采,捕捉是决定采集的点要满足什么条件。6. 观测窗口(1)自.原创 2021-06-03 15:50:27 · 5420 阅读 · 2 评论 -
GVIM开发工具的使用方法
基于明德扬GVIM模板https://www.bilibili.com/video/BV15s411A7aJ?from=search&seid=7529145690153607343模板使用方法:输入相应代码,回车。计数器Jsqalways @(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt <= 0; end else if(add_cnt)begin if(e原创 2021-05-13 09:49:39 · 185 阅读 · 1 评论 -
Vivado 仿真
仿真PPM项目中,主程序下由很多子模块,仿真思路是`timescale 1 ns/ 1 nsmodule sim1( ); reg clk1; initial beginclk1 = 0;endalways #10 beginclk1 = ~clk1;endreg rst;reg [5:0] rst_cnt = 0;always@(posedge clk1) begin if(rst_cnt[5] == 1) begin r原创 2021-05-02 21:37:09 · 1546 阅读 · 0 评论 -
Vivado 使用方法
Quartus用的多,Vivado第一次用,把一些不同的步骤记下来。引脚配置Synthesis后,打开schematic-IOports,图形化操作。原创 2021-04-28 12:44:11 · 4215 阅读 · 0 评论 -
Quartus .sof转换成.jic
在quartus软件中,选择 [file] --> convert programming filesprogramming file type一栏选择 [ JTAG Indirect Configuration File(.jic)],Configuration device那栏根据实际的配置芯片选择,这里我选[ EPCS64 ],File name那栏根据需要填写,默认生成的.jic文件与.sof文件在同一目录下,可根据需要选择保存的路径在【Input files to convert.原创 2021-04-20 18:38:15 · 620 阅读 · 0 评论 -
Quartus-Modelsim仿真方法
平台:Quartus14.0, Altera Modelsim综合后,进行功能仿真生成Testbench模板:processing-start-start testbench template writer,打开生成的.vt文件修改。将 Testbench (.vt)代码添加至 Quartus II仿真配置调用modelsimtools-run simulation tool观察信号操作主要有:zoom放大缩小;设置光标;...原创 2021-04-18 22:29:16 · 2663 阅读 · 0 评论