时序分析
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luoai_2666
这个作者很懒,什么都没留下…
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为什么异步时钟不要设false path
由于我们分析的是信号A对信号B的影响,所以这里的信号A就是aggressor,信号B就是victim。而我们知道,对于aggressor和victim属于两个具有异步关系的clock的情况,aggressor的跳变可能发生于victim整个时钟周期的任何时刻。如图,在crosstalk分析中,当信号A和信号B跳变发生于同一时刻,那么信号B会因为信号A的影响,产生一个delta delay。而按照同步关系来计算的话,aggressor对victim的timing window之外的跳变的影响,工具就忽略了。转载 2024-07-23 11:04:10 · 68 阅读 · 0 评论 -
关于Virtual clock
但是,当BLOCK到了CTS阶段后,因为有BLOCK内部有clock network delay的存在,而RegB仅仅是个虚拟的寄存器,他的clock tree是不存在的,因此,clock network delay也就是0,这就会导致 RegA 到 PORT的timing path变得过于严格(与之相反,input 到 内部寄存器的path的setup check就会过于乐观)。然而不幸的是,如果用的是real clock, 那么必然会导致RegA的clock的source latency也相应的改变。转载 2024-07-23 11:00:43 · 77 阅读 · 0 评论 -
cell的时序信息
以最简单的反相器为例,所谓cell的时序信息,即图中的传播延时Tr和Tf。• Tr : Output rise delay• Tf : Output fall delay反相器cell的延时取决于两个因素:输出负载(output load),即输出引脚的电容负载。负载电容越大,延迟越大。输入信号的过渡时间(input transition time)。在大多数情况下,延迟随着输入transition time的增加而增加,但是延迟和输入transitiontime并不总是单调关系,尤其是在输出负.转载 2021-09-25 10:42:02 · 1007 阅读 · 0 评论 -
时序分析基础(二、如何优化)
https://mp.weixin.qq.com/s?__biz=MzUyNTc4NTk0OA==&mid=2247484486&idx=1&sn=bb7017c1e121c9d29b45f2b276e497b3&chksm=fa198a75cd6e0363fdb0ae11a59beb5647f6fab25d571b2559c48ca35bea7b30afb2d6e2f609&scene=21#wechat_redirect原创 2021-09-24 16:51:42 · 1350 阅读 · 0 评论 -
时序分析基础(一)
https://mp.weixin.qq.com/s/mS3JMVDjEu3cvg-oSleeUw原创 2021-07-24 23:03:36 · 1434 阅读 · 0 评论 -
时序约束明德扬课程
测量的是capture沿数据稳定时间,阴影部分是数据抖动。原创 2021-08-30 17:03:40 · 299 阅读 · 0 评论 -
STA setup/hold time可以是负数么?
结论:可以。但不能同时为负,且和必须是正数。1. 工作原理上存在的原因以reg2reg为例(上升沿触发假设时钟上升沿到达CK pin之后数据并不是被立即触发,这里存在一段延迟时间Dd,则RT = T + Dclks + Dd - setup =T+Dclks + (Dd - setup)=T+Dclks - (-Dd + setup)当Dd大于setup的时候 (-Dd + setup)就是负值了,setup的真实值不会是负值,这里的负值setup已经不再是原来意义上的setup了2. 从s原创 2021-09-09 09:16:20 · 5887 阅读 · 0 评论 -
recovery/removal time
recovery time∶ 撤销复位时,复位信号在下个时钟沿到来之前变无效的最短时间 removal time∶ 撤销复位前,复位信号在这个时钟沿之后复位信号仍需要保持的时间原创 2021-09-11 23:31:15 · 432 阅读 · 0 评论