luoai_2666的博客

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由于我们分析的是信号A对信号B的影响，所以这里的信号A就是aggressor，信号B就是victim。而我们知道，对于aggressor和victim属于两个具有异步关系的clock的情况，aggressor的跳变可能发生于victim整个时钟周期的任何时刻。如图，在crosstalk分析中，当信号A和信号B跳变发生于同一时刻，那么信号B会因为信号A的影响，产生一个delta delay。而按照同步关系来计算的话，aggressor对victim的timing window之外的跳变的影响，工具就忽略了。

但是，当BLOCK到了CTS阶段后，因为有BLOCK内部有clock network delay的存在，而RegB仅仅是个虚拟的寄存器，他的clock tree是不存在的，因此，clock network delay也就是0，这就会导致 RegA 到 PORT的timing path变得过于严格（与之相反，input 到 内部寄存器的path的setup check就会过于乐观）。然而不幸的是，如果用的是real clock， 那么必然会导致RegA的clock的source latency也相应的改变。

例1. (AMD) 打印结果是什么？module tb();int int_a,int_b;initial begin fork begin #2; int_a=1; int_b=2; end #3; int_a=4; join#1;int_b=3;$display("%d", int_a+int_b);#100 $stop;endendmodule4如果改成initial begin fork ... begin #3;

XILINX常用的是7系列V高端，侧重于逻辑资源和transeiver速率；；K中端；A带ARM ；S低端 V逻辑资源，trans速率高速率PCB板走线带宽受限， 在30GHz左右，走线相当于低通，限制了传输速率。0101(类似OOK)→多进制，如PAM4，带2bit信息，在同样波特率下，2倍提高比特率。异构SOC加ARM,ADC/DAC,AI引擎内置FEC硬核，比自己写RS编码，节省很多资源。但是相干算法用很多乘法器，DSP少了受限制。ALTERA原来是5系列（对

以最简单的反相器为例，所谓cell的时序信息，即图中的传播延时Tr和Tf。• Tr : Output rise delay• Tf : Output fall delay反相器cell的延时取决于两个因素：输出负载（output load），即输出引脚的电容负载。负载电容越大，延迟越大。输入信号的过渡时间（input transition time）。在大多数情况下，延迟随着输入transition time的增加而增加，但是延迟和输入transitiontime并不总是单调关系，尤其是在输出负.

https://mp.weixin.qq.com/s?__biz=MzUyNTc4NTk0OA==&mid=2247484486&idx=1&sn=bb7017c1e121c9d29b45f2b276e497b3&chksm=fa198a75cd6e0363fdb0ae11a59beb5647f6fab25d571b2559c48ca35bea7b30afb2d6e2f609&scene=21#wechat_redirect

例1.module test(output reg [8:0] sumx ,input [4:0] x);parameter n = 3'd3;integer i ;always @ (*)begin sumx = 1 ; for( i=0; i<n; i=i+1 ) sumx = sumx + x ; endendmodule令x=3，仿真结果综合结果：for循环n次代表有n个相似的电路模块存在；代码上的“循环反馈”结构在阻塞赋值时代表前后

recovery time∶ 撤销复位时，复位信号在下个时钟沿到来之前变无效的最短时间 removal time∶ 撤销复位前，复位信号在这个时钟沿之后复位信号仍需要保持的时间

结论：可以。但不能同时为负，且和必须是正数。1. 工作原理上存在的原因以reg2reg为例（上升沿触发假设时钟上升沿到达CK pin之后数据并不是被立即触发，这里存在一段延迟时间Dd，则RT = T + Dclks + Dd - setup =T+Dclks + （Dd - setup）=T+Dclks - (-Dd + setup)当Dd大于setup的时候 （-Dd + setup）就是负值了，setup的真实值不会是负值，这里的负值setup已经不再是原来意义上的setup了2. 从s

请问：对于找工作刷题，怎么看？热身有必要，但是规劝一句：题目是刷不完的。面试通过了，后面还得再工作15年。你咋刷？得想的长远些。做题不是终点。刷题，面试为了啥？建议刷题是补充，平时多积累数字IC/FPGA设计知识、技能。相关知识、技能见：zhuanlan.zhihu.com/p/35研究生课题怎么做，找工作时才有的表现？重点：做出你的理解，你跟现有paper不一样，有提高，改善的地方。比如用一个CNN（神经网络加速器）举例，从HW架构上：DDR带宽需求，MAC利用率，支持的网络种类，C.

异步的全双工的串行总线，有两条数据线。

测量的是capture沿数据稳定时间，阴影部分是数据抖动。

面积换速度流水线Verilog 流水线设计 Pipeline乒乓操作Verilog 乒乓操作逻辑复制（并行化）https://www.cnblogs.com/linjie-swust/archive/2012/03/27/FPGA_verilog.html1）如果信号的扇出非常大，那么为了增加这个信号的驱动能力，一种办法就是插入多级Buffer，但是这样虽然能增加驱动能力，但是也增加了这个信号的路径延时。原因见 数字IC中的buffer解决该问题常用方法为驱动信号逻辑复制，即对扇出很大

buffer本质上就是一个反相器。但是用mos管设计他的版图，就会知道buffer是一个宽长比远远高于普通反相器的特殊反相器。宽长比加大本质上是提高了mos的开关电流可以显著提高后级驱动能力。在扇出很大的wire中插入buffer可以提高带扇出能力，常见于时钟树中。时钟buffer本身是输入负载较小，输出驱动能力较强。因此前级电路驱动buffer容易，而buffer驱动后级电路也比较容易。因为时钟一般是要同时驱动很多mos管的，如果驱动能力不足，时钟高速翻转的时候就达不到预定的逻辑电平了。第一种是

“ 乒乓操作” 是一个常常应用于数据流控制的处理技巧其主要特点有：1、 实现数据的无缝缓冲和处理；2、 可节约缓冲区空间；3、 可实现低速模块处理高速模块。应用场景：数据流输入速度较快，数据流运算处理速度较慢核心方法：输入缓存到1时，输出2；输入缓存到2时，输出1；按等时间间隔的节拍切换；整体上看数据流是不间断传输的具体来说， 在第 1个缓冲周期，将输入的数据流缓存到“ 数据缓冲模块1” ；在第2 个缓冲周期， 通过“ 输入数据选择单元” 的切换， 将输入的数据流缓存到“ 数据缓冲模块2”.

介绍定义：流水线设计就是将组合逻辑分割，并在各级之间插入寄存器，暂存中间数据的方法。以面积换速度。优点：每一部分延时降低——可用更快的时钟；大部分电路同时运算——提高数据吞吐率。缺点：增加面积；流水线并不减小单个数据操作的时间，减小的是整个数据流的操作时间；（不懂）功耗增加，硬件复杂度增加，特别对于复杂逻辑如 cpu 的流水线而言，流水越深，发生需要 hold 流水线或 reset 流水线的情况时，时间损失越大。 所以使用流水线并非有利无害，大家需权衡考虑。应用场景：1）组合逻辑太长，

长度为n=6的序列信号110111循环移位寄存器会消耗较多的寄存器资源。需要n个寄存器，也就是6个。由于输入输出之间没有组合电路，不需要组合逻辑反馈运算，因此电路工作频率高，但问题在于移位寄存器的长度取决于序列长度，占用电路面积大。module seq_gen(input clk,input rst_n,output

定义逻辑竞争：当某一个变量经过两条以上的路径到达输出端的时候，由于每条路径上的延迟时间的不同，到达终点的时间就会有先有后。逻辑冒险：在具有竞争现象的组合电路中，当某个变量发生变化的时候，比如说从1跳到 0（0型冒险），或者说从 0 跳到 1（1型冒险），如果真值表所描述的逻辑关系遭受到短暂的破坏，在输出端它就会出现一个不应有的这么一个毛刺。1型冒险：如何记忆1型冒险：本来应该是0→0型冒险：判别如何识别逻辑冒险：当某些逻辑变量取特定值时，输出端的逻辑函数化简成Y = A+ A’或