数字集成电路与系统设计-电科 个人笔记（下）

最新推荐文章于 2024-06-22 11:25:41 发布
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分类专栏： Verilog自学 文章标签： fpga开发
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本文深入探讨数字集成电路设计，重点关注时序验证的系统任务，如$setup和$hold，并讨论异步FIFO设计。此外，介绍了数字信号处理器（DSP）的基本运算模型，包括积分器、微分器和抽取器。最后，概述了物理设计流程，涉及版图设计和后端设计的关键步骤。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

第四章 时序验证和分析

性能的时序描述包括

  • 信号和周围电路的接口偏移量offset
  • 内部路径的延迟delay

HDL中用于时序检查的系统任务

常见任务

$setup （待检测事件，参考事件，限量值）要越快越好

$hold（参考事件，待检测事件，限量值）要足够长

$period

$setuphold（参考事件，待检测事件，建立限制，保持限制）

$skew

$width

$nochange

时序验证需要考虑

  1. 门的传播延时
  2. 两个门之间的延时
  3. 时钟延时
  4. I/O的范围
  5. 器件的限制

两种时序验证的办法

  • Dynamic Timing Analysis（DTA 动态时序分析）
    • 加事件激励信号
    • 直接的
  • Static Timing Analysis（STA 静态时序分析）
    • 路径分析
    • 间接的

异步FIFO设计实例

 

mo
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