静态时序分析

最新推荐文章于 2024-12-11 10:30:00 发布
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分类专栏： 时序相关 文章标签： fpga开发
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静态时序分析（STA）是FPGA开发中的重要步骤，用于分析电路时序路径，确保信号的建立时间和保持时间满足约束。本文介绍了关键路径、时序基本参数如建立时间、保持时间、时钟偏移和抖动，以及STA的优缺点和可识别的故障。

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目录

概念定义

静态时序分析（Static Timing Analysis，简称STA）

关键路径（Critical Path）

时序基本参数

建立时间 /保持时间

恢复时间/去除时间

最高时钟频率/最小脉冲宽度

时钟偏移

时钟抖动

时钟裕量

STA优缺点

STA可以识别的故障

概念定义

静态时序分析（Static Timing Analysis，简称STA）

通过工具对同步电路中所有存在的时序路径进行分析，根据给定工作条件下（PVT）的时序库\lib文件，计算信号在这些路径上的传播延时，检查信号的建立时间与保持时间是否满足约束，寻找所有组合逻辑最坏的延迟情况。

关键路径（Critical Path）

同步逻辑电路中，逻辑路径延迟最大的路径（应该还要加上布线延迟），也就是说关键路径是对整个设计起决定性影响的时序路径。

STA的时序路径中，起点只能是设计的基本输入端口或者内部寄存器的时钟输入端。终点只能是内部寄存器的数据输入端或者设计的基本输出端口。

  • 路径1：输入端口到寄存器的输入端D
  • 路径2：输入端口到输出端口
  • 路径3：寄存器的时钟输入端到数据输入D
  • 路径4：寄存器的时钟输入端到数据输出端

时序基本参数

建立时间 /保持时间

  • 建立时间 Setup Time Tsu：输入信号在CLK动作沿到达之前需要保持不变的时间。

  • 保持时间 Hold Time Th：输入信号在CLK动作沿到达之后需要保持不变的时间。

Tsu+Th≤Tclk

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