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建立时间与工艺、温度、电压、时钟周期有关。
保持时间与时钟周期无关。
建立保持时间是芯片本身的特性,它们的存在是触发器内部的特性,在屏蔽毛刺方面起到了一定作用。
建立时间违例修复
Tsu≤Tclk+Tskew-Tco-Tcomb-Tnet
1.Tclk角度
增大Tclk:降低时钟频率。很多产品等级是根据频率来分的,品质好的芯片频率高,价格贵。
2.Tcomb角度
减小Tcomb:
- 组合逻辑设计角度:流水线;重定时;关键信号后移;操作数平衡;树型加法器;消除优先级
- 物理版图角度:更换速度更快的标准单元(HVT-High Voltage Threshold;SVT-Standard Voltage Threshold);更换驱动能力更强的标准单元(X2,X4);更换阻值更低的金属以减少标准单元电路的负载和金属线网的延迟
1)流水线
流水线(pipeline):插入寄存器,将组合逻辑分解,使得分解后的延迟基本一致,降低Tcomb。相当于先插入寄存器,再重定时。面积换速度;提高最大时钟频率;保证吞吐量不变的情况下改善设计的时序性能。
PPA:性能 Performance、功耗 Power、面积 Area
流水线越深:追求性能,更高的主频
流水线越浅:追求功耗,小面积低功耗。
越深导致的问题:
1.以面积换速度,消耗

本文详细介绍了FPGA中的时序违例修复,包括建立时间和保持时间违例的修复策略。针对建立时间,从Tclk、Tcomb、Tnet、Tco和Tskew五个角度提出解决方案,如流水线、重定时、关键信号后移等。对于保持时间违例,主要关注Tcomb、Tskew和Tco的调整。文中还提及实例分析,帮助理解各种修复技术的应用。
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