Verilog自学
文章平均质量分 74
luuuugang
这个作者很懒,什么都没留下…
展开
-
(二)同步与异步
电路中所有受时钟控制的单元,全部由一个统一的全局时钟控制。有效避免电路设计中竞争冒险现象。减少整个电路受毛刺和噪声的影响可能。产生时钟偏斜(Clock skew)和时钟抖动(Clock Jitter)。时钟树综合需要假如大量的延迟单元,使得电路的面积和功耗大大增加。同步时钟定义分类。原创 2023-05-13 16:52:15 · 722 阅读 · 0 评论 -
(一)数值表示与函数任务
基于语言的设计(设计团队可以重用或修改以前的设计,以保持更先进工艺的一致性)且(随着器件物理尺寸的缩小,电路密度的提高,基于原有HDL模型进行综合生成的电路同样具有更高的性能)。原创 2023-05-13 16:08:29 · 93 阅读 · 0 评论 -
IC设计流程
整个设计是迭代过程,任何一步不满足需求都需要重复之前的步骤。原创 2023-05-13 09:51:50 · 110 阅读 · 0 评论 -
数字集成电路与系统设计-电科 个人笔记(下)
第四章-第六章原创 2022-02-28 16:55:48 · 241 阅读 · 0 评论 -
数字集成电路与系统设计-电科 个人笔记(上)
第一章-第三章部分笔记原创 2022-02-27 16:40:40 · 833 阅读 · 0 评论