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建立时间与工艺、温度、电压、时钟周期有关。保持时间与时钟周期无关。建立保持时间是芯片本身的特性，它们的存在是触发器内部的特性，在屏蔽毛刺方面起到了一定作用。

静态时序分析（Static Timing Analysis，简称STA）通过工具对同步电路中所有存在的时序路径进行分析，根据给定工作条件下（PVT）的时序库\lib文件，计算信号在这些路径上的传播延时，检查信号的建立时间与保持时间是否满足约束，寻找所有组合逻辑最坏的延迟情况。关键路径（Critical Path）同步逻辑电路中，逻辑路径延迟最大的路径（应该还要加上布线延迟），也就是说关键路径是对整个设计起决定性影响的时序路径。STA的时序路径中，起点只能是设计的基本输入端口或者内部寄存器的时钟输入端。