VHDL基本语法

VHDL程序一般是由以下五部分组成的：

1、库(Library)   2、包(Package)   3、实体(Entity)    4、结构体(Architecture)    5、配置(Configuration)

其中，实体和结构体两大部分组成程序设计的最基本单元。

1、引用库

library IEEE;   //表示打开IEEE库，因为IEEE库不属于VHDL的标准库，所以使用库的内容要先声明

use ieee.numeric_std.all;   //USE和ALL是关键词，表示允许使用IEEE库中numeric_std程序包中的所有内容，这个程序包主要是用来做数据类型转换

use ieee.std_logic_unsigned.all; 

use ieee.std_logic_misc.all;

use ieee.std_logic_1164.all;

library UNISIM;   //UNISIM是xilinx的库函数，为了仿真使用。Using this declaration, the simulator references the functional models for all device primitives. In addition to this declaration, you must compile the library and map the library to the simulator.

use UNISIM.VCOMPONENTS.ALL;

2、实体（ENTITY）

实体比较简单，只是定义了输入输出端口，与相应的FPGA芯片引脚对对应，也相当于提供一个与外部环境动态交互的通道。

实体类似于原理图中的一个部件符号，它并不描述设计的具体功能，只是定义所需的全部输入/输出信号。

套用EDIT->language templates->VHDL->Common Constructs->Architecture Components & entity的举例

ENTITY 实体名 IS

[GENERIC   (类属参数表);]

[PORT   (端口表);]

END