这篇博客介绍了如何使用Verilog设计串行加法器，通过1位全加器的真值表推导出输出逻辑表达式，并展示2位加法器的代码和综合后的RTL视图。
串行加法器由多个1位全加器串联构成，如下图所示，每个1位全加器包含3个输入和两个输出，其中c[i]是进位输出。
根据上图，列出1位全加器的真值表：
| A | B | Ci | So | Co |
|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 | 0 |
| 0 | 1 | 0 | 1 | 0 |
| 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 |
| 1 | 0 | 1 | 0 | 1 |
| 1 | 1 | 0 | 0 | 1 |
| 1 | 1 | 1 | 1 | 1 |
根据真值表，写出so和co的最小项逻辑表达式（标准与或式），就是将输出为1的相加
S o = A ˉ B ˉ C i + A ˉ B C i ˉ + A B ˉ C i ˉ + A B C i So=\bar{A} \bar{B}C_i+\bar{A}B\bar{C_i}+A\bar{B}\bar{C_i}+ABC_i So=AˉBˉCi+<
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