Serdes原理

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1.Serdes作用

Serdes(Serializer-Deserializer)是串行器和解串器的简称。
Serializer:串行器。将n bit并行数据串化为1 lane的高速串行数据。
Deserializer:解串器。将高速串行数据恢复成n bit并行数据。

2.为什么要用Serdes

为了提高接口传输带宽,设计中经常采用并行总线设计。并行总线通过提高时钟速率和数据位宽来提高传输带宽。限制接口传输带宽主要有2个方面:

  • 时钟速率。它决定了发送和接收端的采样速率。
    随着时钟速率的提高,由于传输通路的非理想性,会带来严重的信号完整性问题,导致接收端无法正确解析接收到的信号。较高的时钟速率对应的采样窗口缩小,对芯片设计也提出了较高要求。
  • 数据位宽。它决定了每次传输的数据量。 提高数据位宽,需要占用较多的芯片IO。同时,不同IO之间的Skew也会导致采样困难。

因此,在实际设计中,不可能无限制的提高时钟频率和数据位宽。SerDes技术在一定程度上帮助解决了这一问题。

Serdes的CDR原理是通过使用锁相环(Phase-Locked Loop, PLL)或者延迟锁定环(Delay-Locked Loop, DLL)来实现时钟和数据恢复。CDR的目标是将输入数据与本地时钟同步,确保数据在接收端正确地解析。 在Serdes中,CDR主要分为两个部分:时钟恢复和数据恢复。时钟恢复使用PLL或DLL来生成本地时钟信号,并与输入数据进行比较以恢复时钟边沿。数据恢复则通过比较时钟边沿和输入数据的变化情况,来确定数据的高低电平。 对于FPGA内实现CDR的方法,通常使用无反馈的基于过采样的结构。这种方法适用于FPGA内部没有PLL或DLL的情况,因为FPGA内置的PLL无法直接用于CDR。基于过采样的结构通过对输入数据进行过采样,增加采样点数量,以提高时钟和数据恢复的精度和稳定性。 综上所述,Serdes的CDR原理是通过使用PLL或DLL来生成本地时钟信号,并与输入数据进行比较,以恢复时钟边沿,并使用无反馈的基于过采样的结构来实现数据恢复。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* [Serdes高速收发器和CDR技术](https://blog.csdn.net/qq_16423857/article/details/110135690)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"] - *2* *3* [SerDes interface参考设计_CDR设计(5)](https://blog.csdn.net/cy413026/article/details/129251356)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"] [ .reference_list ]
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