独木舟216的博客

此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误或问题请直接联系我，欢迎留言。PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！目录1、问题描述2、原因分析：3、问题解决：1、问题描述我在工程Debug时，为了抓取信号值来观测时序时，加入了ILA，然后生成BitStream时遇到Vivado Error问题警告如下所示：具体报错内容如下所示：[DRC LUTLP-1] Combinatorial Lo...

此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误或问题请直接联系我，欢迎留言。PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！1、问题描述Vivado Error问题警告如下所示：[DRC NSTD-1] Unspecified I/O Standard: 1 out of 9 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user as...

此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误或问题请直接联系我，欢迎留言。PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！RGBCIE1931-RGB系统选择了700nm(R) 546.1nm(G) 435.8nm(B) 三种波长的单色光作为三原色。之所以选这三种颜色是因为比较容易精确地产生出来（汞弧光谱滤波产生，色度稳定准确）。上图可以看到，三个颜色的刺激值R、G、B如何构成某一种颜色：例如580nm左右(红绿线交叉点)的黄色光...

此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误或问题请直接联系我，欢迎留言。PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！目录新建用户自定义vivado IP核：快捷配置窗口设置：新建用户自定义vivado IP核：打开一个编译好的工程(经过Run Systhesis后的工程）tool–>Create and Package New IPReview and Package中点击Re-Package ...

此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误或问题请直接联系我，欢迎留言。PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！每个I/O模块都包含了一个可编程的延迟原句，称作IDELAYE2。IDELAY可以连接到ILOGICE2/ISERDESE2或者ILOGICE3/ISERDESE2模块。IDELAY2是一个可编程的31阶延迟原句，延迟参数可以参考7系列FPGA对应器件家族的器件手册。它既可以应用于组合逻辑也可以应用于时序逻...

本标准定义了用于描述SMPTE串行数字接口(SDI)上承载的有效载荷的各个方面的4字节有效载荷标识符的结构。例如：数字接口标准、图像速率、采样结构、纵横比、色度、位深度和信道或链路分配。可以可选地在引用SMPTE ST 352的应用特定文档中描述有效载荷的其他应用特定方面，例如：音频信道使用。该标准根据SMPTE ST 291-1定义了如何将有效载荷标识符放置到10位辅助数据分组中。表1 数字传输的通用有效载荷标识符字节定义字节1：有效载荷和数字接口标识...

FPGA的开发工作，没有几年时间的积累，是不可能对FPGA特性、应用等方面有较为全面的了解。本文记录使用Xilinx系列FPGA以来查询过的文档，希望对大家有所帮助！随缘补充更新！点击Documentation便可进入 Xilinx Documentation Navigator查看界面，下载文档了解FPGA开发最基本的使用方法。文档编号搜索：关键词搜索：ug474 7系列FPGA可配置逻辑模块（CLB）ug571 u...

此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误请直接联系我，欢迎留言。PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！ Vim(gvim)默认没有添加文件头信息功能，但是只需要几行代码自己配置一下，我们一样可以让Vim(gvim)支持自动添加作者信息。实现效果图：按下F4，信息就自动给你添加到文件开头，如果已经存在头信息，那么vim会帮你自动更新到最新状态。功能：在已有文件添加...

此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误请直接联系我，欢迎留言。PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！在使用vim的过程中，复制、粘贴是常用基础操作，Vim命令模式下复制的命令是y，剪切的命令是d，粘贴的命令是p。这些操作略显繁琐，因此设置常用的Ctrl+C与Ctrl+V在使用Vim时是必要的。复制粘贴功能：在 .vimrc 文件中添加： " Ctrl+a nmap <si...

在 .vimrc 文件中添加：set laststatus=2 " 设置状态栏在倒数第2行" 设置状态栏格式"set statusline=%<%F%=%y%m%r%h%w%{&ff}\[%{&fenc}]0x%02B@%040h#%n\(%3l/%3L,%3c\|%3v\)%3p%%set statusline=%1*\%<%.100F\ "显示文件名和文件路径 set statusline+=%=%2*\%y%m%r

如上图所示，Vivado工程文件中包含的各个类型文件具体可分为：project_name.cache：Vivado 软件的运行缓存project_name.hw：所有波形文件project_name.ip_user_files：用户关于 IP 的文件project_name.runs：编译与综合结果，.\impl_1 文件夹中的.bin 和 .bit 即为编译生成的可执行文件...

SD-SDI:270 Mb/s SD-SDI 线路速率太慢，串行收发器发射器和接收器无法直接支持。为了接收SD-SDI信号，串行收发器RX的线路速率设置为2.97 Gb/s，它以11倍的系数对输入的SD-SDI信号进行过采样。一个被称为NI-DRU的数据恢复单元从过采样数据中恢复实际数据。NI-DRU产生一个数据选通脉冲，以27MHz的速率运行，并以5/6/5/6 RXOUTCLK时钟周期的频率置位。因此，该数据选通脉冲平均每5.5个RXOUTCLK周期断言一次。RXOUTCLK频率为148.5 MHz

抓取三段式状态机中组合逻辑信号会出现以下错误！[DRC LUTLP-1] Combinatorial Loop Alert: 2 LUT cells form a combinatorial loop. 使用ILA抓取三段式状态机中，组合逻辑的 RdState 和 NxtRdState，NxtRdState出现如下错误This can create a race condition. Timing analysis may not be accurate....

此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误请直接联系我，欢迎留言。PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！下面介绍一个 XPM_FIFO 实例的基本读写操作。• 所有同步信号都对wr_clk 的上升沿敏感，它被假定为根据目标设备和FIFO/存储器原语要求运行的缓冲和切换时钟信号。• 当FIFO 未满且wr_en 在每个wr_clk 周期置位时执行写操作。• 当FI...

module DispTimGen#( parameter HOR_BW = 12 , parameter VER_BW = 11 ,// 1080P @ 60Hz 参数值 parameter H_TOTAL = 2200 , parameter HS_STAR...

[DRC CFGBVS-1] Missing CFGBVS and CONFIG_VOLTAGE Design Properties:解决方案： 参照Xilinx UG899，Page25 ； UG470，Page33Vivado DRC 工具可以根据 Configuration Bank Voltage Select (CFGBVS)、CONFIG_VOLTAGE 和 CONFIG_MODE 属性设置检查器件的配置接口是否具有正确的电压支持。...

xpm_memory_sdpram #( .ADDR_WIDTH_A ( 9 ) , // DECIMAL .ADDR_WIDTH_B ( 9 ) , // DECIMAL .AUTO_SLEEP_TIME ( 0 ) , // DECIMAL .BYTE_WRITE_W...

此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误请直接联系我，欢迎留言。PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！Error描述：[Place 30-602] IO port 'InClk' is driving multiple buffers. This will lead to unplaceable/unroutable situation.The buffers connected are:u_DispTop/u_D...