四层高速dsp开发板制作2——导入第三方网表，导入封装，放置器件，导入板框

前言

  该篇所必须的具体操作可以参考以下几篇博文：
  cadence allegro原理图DRC，生成网表与导入PCB
  cadence allegro PCB元器件导入与相关错误解析
  cadence allegro番外：PCB元器件导入与错误解析2
  cadence allegro导入dxf文件

导入封装

  该次设计需要导入来自altium designer的第三方网表。第三方网表导入与第一方（orcad）网表导入是有明显区别的。一是导入配置不同，二是需要先将封装库导入工程。
  

  
  按照上图所示，在user preference 中将devpath，psmpath，padpath的路径设定好。

导入第三方网表

  网表这个东西真不错，成功地将原理图设计与电路PCB设计进行了分割，有效提高分工工作的效率。
  这次导入第三方的网表，配置如下图所示：
  

导入器件

  导入器件的操作在之前的博文里已经介绍的很详细了。导入器件靠quickplace指令，需要注意首先要在bord geometry里面绘制一个暂时的边界，不然无法导入器件，其次是导入后一定进行检查是否器件全部导入。
  

  
  点击place -> manually，检查器件导入情况。
  

  
  两个器件没能成功导入，这个时候就要查错误了。

错误分析与处理

  

  
  从上图可以得知，错误的原因为“引脚与封装不符”。这是常见的老错误了，一般不是元器件原理图引脚画错标号，就是封装标号有误。
  
  
  首先回到原理图里面，去查看D2和D3对应的封装名字叫啥。
  

  
  打开封装一看是个贴片LED，这里注意到两个引脚的编号分别是1和2。
  然后打开器件的原理图对照一下：
  

  
  问题比较明显：封装的两个引脚分别是1和2，原理图的两个引脚分别是A和K，显然是对不上的。
  解决方法显然也有两个：
  1.将封装的两个引脚的text改为A和K。
  2.将原理图的两个引脚的number改为1和2。
  但是这里注意，该工程的网表是第三方的，也就是说我们无法修改原理图，因为原理图的修改都是需要靠更新网表来对pcb工程同步更新的。
  在这种情况下只能对封装进行修改了。
  

  
  如上图所示，将引脚的文字修改即可。
  

  
  将pcb工程保存一下，再打开placement界面，就可以导入剩下的器件了。

导入板框

  导入dxf文件作为电路板框的操作和文章开头提及的博文内容一样，这个不存在其他的变化。
  

  
  导入后就是上面的样子。