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RSS订阅原创 关于Vivado-IP INTEGRATOR-Block Design(BD)中BRAM基地址编辑和大小修改。
工程需要多个BRAM使得PL与PS通信，在BD中添加了多个Block Memory Generator及对应连接的AXI BRAM Controller。当在Address Editor中修改某个BRAM的大小(Range)时，可能会出现下面两个错误。图1错误1图2错误2。
2024-07-10 16:41:52
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原创 《Verilog数字系统设计教程》第2章 Verilog语法的基本概念
Verilog HDL语言作为一种结构化的语言非常适用于门级和开关级的模型设。Verilog HDL 的构造性语句可以精确地建立信号的模型;提供了用于建立表达式的算术运算符，逻辑运算符，位运算符;用延迟表达式或事件表达式来明确地控制过程的启动时间;通过命名的事件来触发其他过程里的激活行为或停止行为;提供了一套完整的表示组合逻辑的基本元件的原语;建立 MOS器件的电荷分享和电荷衰减动态模型;提供了可带参数且非零延续时间的任务程序结构;提供了可定义新的操作符的函数结构;提供了双向通路和电阻器件的原语;
2024-05-16 09:09:17
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原创 《Verilog数字系统设计教程》第1章 Verilog的基本知识
优点是：与工艺无关性，这使得工程师在功能设计，逻辑验证阶段，可以不必过多考虑门级及工艺实现的具体细节，只需要利用系统设计时对吧片的票求施加不同的约束条件，即可设计出实际电路。采用自项向下的设计方法:从系统级开始把系统划分为基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接用EDA 元件库中的基本元件来实现为止。这使得工程师在功能设计，逻辑验证阶段，可以不必过多考虑门级及工艺实现的具体细节，只需要利用系统设计时对芯片的要求，施加不同的约束条件，即可设计出实际电路。
2024-05-04 12:40:55
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原创 《Verilog数字系统设计教程》绪论
通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过程序编译后生成的机器码指令加载到存储器中，然后在微处理器芯片控制下，按时钟的节拍，逐条取出指令分析指令和执行指令，直到程序的结束。微处理器芯片中的内部总线和运算部件也是为通用目的而设计，即使是专为信号处理而设计的通用微处理器,因为它的通用性也不可能为某一特殊的算法来设计一系列的专用的运算电路而且其内部总线的宽度也不能随便的改变，只有通过改变程序，才能实现这个特殊的算法，因而其算法速度也受到限制所以要设计专用的信号处理电路。什么是信号处理电路?
2024-04-14 17:32:15
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原创 Anaconda安装后添加右键点击.py文件后“Edit with IDLE”方法
Anaconda下载后右键点击.py并没有"Edit with IDLE"选项，网上大部分都是注册表手动添加，我总结了这个一键添加的方法。1.桌面新建IDLE.reg（名字无所谓）2.文本方式打开，复制下面的代码，并把路径改成自己的anaconda安装路径Windows Registry Editor Version 5.00 [HKEY_CLASSES_ROOT\SystemFileAssociations\.py\shell\EditwithIDLE]@="&Edit with ID
2021-01-31 18:46:27
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原创 2020-10-28
遇到的问题新建工程文件编译出错，尝试了各种办法，因为原理上是没有问题的。看了两种芯片的说明。最后发现是由于Keil的编译器与CMSIS文件的匹配问题。解决办法这个bug我问了很多人，但是他们要不然就是说我添加HAL库文件添加少了，要不然就是说我Keil安装的问题。但是我都不相信，然后我觉得还是自己对HAL的文件结构不太清楚。我对照例程里，和自己新建的文件一点一点看。发现两个工程中的HAL库有些头文件有的宏定义的执行不一样。我又看了两个工程编译时的第一行*** Using Compiler ‘V5
2020-10-28 02:05:17
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vscode添加右键打开文件夹、文件
2022-02-12
KEIL黑色主题、VS风格文件global.prop
2021-02-24
Anaconda安装后添加右键点击.py文件后“Edit with IDLE”的IDLE.reg文件
2021-01-31
STM32信号发生器PCB和代码
2021-01-09
GL9例程源代码.rar
2020-04-07
C语言图形化编程工具.zip
2020-04-07
空空如也
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