该实验旨在让学生掌握成组进位和快速加法器原理，通过在Logisim平台上构建不同方案的32位加法器来理解并行计算的概念。实验提出了三种方案：直接串联的16位加法器、上下层进位连接以及增加组间先行进位。通过对各方案的时间延迟分析，选择最快实现，同时讨论了进位信号传播对整体性能的影响。
实验目的
帮助学生理解成组进位产生函数，成组进位传递函数的概念，熟悉 Logisim 平台子电路的概念，能利用前述实验封装好的4位先行进位子电路以及4位快速加法器子电路构建16位、32位、64位快速加法器，并能利用相关知识分析对应电路的时间延迟，理解电路并行的概念。
实验内容
利用16位快速加法器以及先行进位电路构建32位快速加法器，并探讨其时间延迟。
可能方案：（1）2个16位加法器直接串联，C16 信号采用下层的进位输出；（2））2个16位加法器直接串联，C16 进位输入采用上层的进位输出；（3）在16位快速加法器的基础上再增加一级组间先行进位电路，类似64位快速加法器的方法；分别分析3种不同方案可能的总延迟，选择速度最快的方案实现32位快速加法器，并分析其时间延迟，其引脚如图所示。其中 X，Y 为32位相加数，Cin 为进位输入，S 为和数输出，Cout 为进位输出，Overflow 为有符号加法运算溢出信号。
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