《EMC电磁兼容设计与测试案例分析第3版）》--EMC读后摘要

摘录自《EMC电磁兼容设计与测试案例分析第3版）》

电容和磁珠到芯片的顺序应该是电容最靠近芯片，磁珠次之，也就是保护电路从接口顺序先是tvs，磁珠，然后电容

旁路 (bypass)电容 是把输入信号中的高频噪声作为滤除对象，把前级携带的高频杂波滤除，而 去耦 (decoupling)电容 也称退耦电容，是把输出信号的干扰作为滤除对象
1.两者的区别与联系很简单，就一句话：去耦就是旁路，旁路不一定是去耦！
我们经常提到时去耦、耦合、滤波等说法，是从电容器在电路中所发挥的具体功能的角度去称呼的，这些称呼属于同一个概念层次，而旁路则只是一种途径，一种手段，一种方法。
比如，我们可以这么说：电容器通过将高频信号旁路到地而实现去耦作用。因此，数字芯片电源引脚旁边100nF的小电容，你可以称之为去耦电容，也可以称之为旁路电容，都是没有错的，如果你要强调的是去耦作用，则应该称其为去耦电容，有些日本厂家的数据手册比较讲究，文中讲的是去耦电路，就会以“旁路（去耦）电容器”来表示。
2.旁路与去耦是不是同一个层面的概念，相当于水果与苹果的区别

1 电源去耦电容的选择要考虑被去耦器件的工作频率及其产生的谐波， 不要什么器件
都用 ０􀆰 １ μＦ 的电容， 一般器件的工作主频在 ２０ ＭＨｚ 以下的建议用 ０􀆰 １ μＦ 的去耦电容，
２０ ＭＨｚ以上的器件用 ０􀆰 ０１ μＦ 的去耦电容， 也可以尝试采用大小并联电容的组合去耦方式，
如 ０􀆰 １ μＦ 电容与 １０００ ｐＦ 的电容并联， 以取得较宽频带的去耦效果， 但还是要注意大小电
容容值应相差 １００ 倍以上， 以达到最佳的效果。

2 差模骚扰在两导线之间传输， 属于对称性骚扰； 共模骚扰在导线与地 （机壳） 之间传输， 属于非对称
性骚扰。 在一般情况下， 差模骚扰幅度小， 频率低， 所造成的骚扰较小； 共模骚扰幅度大，
频率高， 还可以通过导线产生辐射， 所造成的骚扰较大。

3 既然电源滤波器是利用阻抗都处于失配状态时将传递在电源滤波器电路中的干扰信号或
骚扰信号进行反射的原理进行工作的， 那么若要电源滤波器起到预期的作用， 就一定要保证
第 ３ 章 产品中电缆、 连接器、 接口电路与 ＥＭＣ ·１３３·
干扰信号或骚扰信号在电源滤波器电路中传输， 也就是说电源滤波器在使用时， 特别是在高
频下， 一定要避免干扰信号或骚扰信号通过空间， 越过电源滤波器继续传输。

4 事实上， 将这个共模电感一端接干扰源， 另一端接被干扰设备， 并通常与电容一起使
用， 构成低通滤波器， 可以使线路上的共模 ＥＭＩ 信号被控制在很低的电平上。 该电路既可
以抑制外部的 ＥＭＩ 信号传入， 又可以衰减线路自身工作时产生的 ＥＭＩ 信号， 能有效地降低
ＥＭＩ 的强度。

对理想的电感模型而言， 当线圈绕完后， 所有磁通都集中在线圈的中心。 但在通常情况
下， 环形线圈不会绕满一周或绕制不紧密， 这样会引起磁通的泄漏。 共模电感有两个绕组，
其间有相当大的间隙， 这样就会产生磁通泄漏， 并形成差模电感。 因此， 共模电感一般也具
有一定的差模干扰衰减能力

5 当电感不能用于高频时， 该如何办？ 使用铁氧体磁珠或磁
环是个办法。 铁氧体材料是铁磁或者铁镍的合金。 这种材料有
很高的高频磁导率和高频阻抗， 同时线绕间电容最小。 铁氧体
磁珠通常用于高频场合。 低频时， 电感小， 线损小； 高频时，
其基本上是电抗性的， 且与频率有关

6 铁氧体磁环的尺寸确定： 磁环的内外径差越大， 轴向越长， 阻抗越大。 但内径一定要包
紧导线。 因此， 要获得大的衰减， 应尽量使用体积较大的磁环.共模扼流圈的匝数： 增加穿过磁环的匝数可以增加低频的阻抗， 但是由于寄生电容增
加， 高频的阻抗会减小， 所以盲目增加匝数来增加衰减量是一个常见的错误

7 根据经验， 低频段的 <30MHz超标很可能来自于电源线的辐射 （因为电源的工作频率范围及电
源线较长等）， 所以首先把辐射源定位为来自于电源模块 

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（１） 良好的电源 ＥＭＣ 设计， 不仅要选择滤波效果良好的滤波器， 做好滤波器输入、 输
出之间的良好隔离更为重要。
（２） 对于滤波器， 还有一点很重要， 即阻抗问题。 滤波器的工作原理是在射频电磁波
的传输路径上形成很大的不连续特性阻抗， 以将射频电磁波中的大部分能量反射回源处。
大多数滤波器的性能是在源和负载阻抗均为 ５０ Ω 的条件下测得的， 这就使滤波器的性能
在实际情况下不可能达到最佳。 滤波器参数是在 ５０ Ω 的源和负载阻抗的测试环境下获得
的， 因为大多数射频测试设备均采用 ５０ Ω 的源、 负载及电缆。 这种方法获得的滤波器性能
参数是最优化的， 同时也是最具有误导性的。 因为滤波器是由电感和电容组成的， 因此这是
一个谐振电路， 其性能和谐振主要取决于源端及负载端的阻抗。 事实上， 一只价格昂贵且
５０ ／ ５０ Ω 性能优秀的滤波器可能在实际中的性能还不如一只价格较低且 ５０ ／ ５０ Ω 性能较差的
滤波器好。

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１） 上升沿时间与信号高次谐波的幅度有非常大的关系， 而低次谐波的幅度与上升沿
时间无关， 当产品周期性工作信号的高次谐波频点 ＥＭＩ 超标时， 可考虑降低产品周期性工
作信号源的上升沿时间。
（２） 功率电路中， 在 Ｄ、 Ｓ 两极间并联电容或在 Ｇ 极上串联电阻、 磁阻都可增大功率管
输出信号的上升沿时间， Ｄ、 Ｓ 两极间并联的电容值大小与高次谐波幅度的降低无直接关系，
应该考虑电容值大小与上升沿时间的关系。
（３） 时钟线上并联电容， 也可增大时钟信号线电压波形的上升沿时间， 减小时钟信号
高次谐波的幅度， 降低时钟信号产生的 ＥＭＩ 水平。

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电源采用传统的桥式整流、 电容滤波电路会使 ＡＣ 输入电流产生严重的波形畸变， 向电
网注入大量的高次谐波， 导致电网侧的功率因数不高。 这种情况下， 功率因数可能仅有 ０􀆰 ６
左右， 它会对电网和其他电气设备造成严重的谐波污染与干扰。 早在 ２０ 世纪 ８０ 年代初， 这
类装置产生的高次谐波电流所造成的危害就引起了人们的关注。 １９８２ 年， 国际电工委员会
制定了 ＩＥＣ５５－２ 限制高次谐波的规范 （后来的修订规范是 ＩＥＣ １０００－３－２）， 促使众多的电
力电子技术工作者开始了对谐波抑制技术的研究。 常见的谐波抑制技术如下

11 ） 二极管 （ 包括肖特基二极管、 高速二极管、 ＰＩＮ 二极管） 和 ＴＶＳ 均可以作为
瞬态干扰的保护， 但是保护原理不一样。 二极管利用正向导通特性； ＴＶＳ 利用反向
击穿原理。 二极管与 ＴＶＳ 相比通常具有更低的结电容
 如果使用二极管作为瞬态干扰的保护， 则建议使用响应时间较快的二极管

12  1)结合电磁场理论， 在该产品的开关回路中， 原先设计环路
面积较小 （实际产品的开关回路面积小于 ０􀆰 ５ ｃｍ
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）， 在功率较小的情况下， ３ ｍ 远 （辐射发射
第 ４ 章 通过滤波与抑制提高产品 ＥＭＣ 性能 ·２２３·
所在的场地） 所直接产生的差模辐射是非常有限的， 并且不会超过辐射发射限值。

13 在大多数情况下， 小型开关电源的辐射发射， 并不是电源内部电路的直接辐射， 而是
输入／ 输出电源线的辐射。
● 电源滤波能对解决电源 ＥＭＣ 问题非常重要， 但它不是唯一的或是万无一失的。 只有
全面分析开关电源的 ＥＭＩ 骚扰源与传递路径才能最快、 最有效、 最低成本的解决开
关电源的 ＥＭＩ 问题。
● 在开关电源中， 开关回路与产品系统及参考地之间所构成的大环路所产生的耦合是分
析开关电源 ＥＭＩ 问题的疑难问题， 但是千万不能被忽略

14去耦 旁路 储能   《EMC电磁兼容设计与测试案例分析第3版》  

15  本案例中电源质量不好的主要原因是去耦电容的容值选取不当， 没有考虑谐
波的频率。 其次是去耦电容数量不够， Ｕ６２共有四个电源引脚， 强驱动的时钟驱动芯片功耗
大， 最好每一个引脚接一个高频去耦电容。 

16 ０􀆰 １ μＦ 电容和 ０􀆰 ０１ μＦ 电容是当今高速电路设计中最常用的去耦电容。 一般表贴裸电容
的自谐振点基本不会超过 ５００ ＭＨｚ， ０􀆰 ０１ μＦ 的表贴裸电容的自谐振点基本在 ５０～１５０ ＭＨｚ之
间， 而且在实际的 ＰＣＢ 应用中， 引线电感、 过孔等的存在会进一步降低去耦电路的谐振点。
这样使得不可能去耦电容选得越小， 去耦频率就会无限制地高。 实际应用中引线电感的存在
使再小的电容的去耦频率上限也不会超过 ３００ ＭＨｚ。

这也是很多电路中即使工作频率再高，
其去耦电容最小也只用 ０􀆰 ０１ μＦ 的原因。 对于相同容值的电容并联， 引线电感和寄生电感并
联后会减小， 使得整体的阻抗会呈下降趋势， 这有利于去耦电容工作频率的升高。 两个等值
的去耦电容在器件门电路翻转时， 可以在相同的时间内提供更多的能量。 另外， 在多层
ＰＣＢ 设计中依靠电源平面和地平面组成的板间电容， 有着超低 ＥＳＬ 的特点， 它是高频电路
设计电源去耦的重要手段。

17 电源去耦电容的选择要考虑被去耦器件的工作频率及其产生的谐波， 不要什么器件
都用 ０􀆰 １ μＦ 的电容， 对各种器件的工作主频 ２０ ＭＨｚ 以下的才建议用 ０􀆰 １ μＦ 的去耦电容，
２０ ＭＨｚ 以上的器件用 ０􀆰 ０１ μＦ 的去耦电容或更小

 当器件功耗较大时， 可以考虑采用多个相同容值的电容并联。

 对于有 ２０ ＭＨｚ 以下频率， 又有 ２０ ＭＨｚ 以上频率的复合电路， 建议采用 ０􀆰 １ μＦ 与
１０００ ｐＦ 并联的方式进行电源去耦。

18 静电放电时，初始的电场能容性耦合到表面积较大的网络上， 并在离 ＥＳＤ 电弧 １００ ｍｍ 处产生高
达数 ｋＶ／ ｍ 的电场。 电弧会产生一个频率范围在 １ ～ ５００ ＭＨｚ 的强磁场， 并感性耦合到邻近的每一个布
线环路中， 在离 ＥＳＤ 电弧 １００ ｍｍ 远处的地方产生高达数十安每米的磁场

19 在防浪涌保护和高频噪声抑制电路或电容旁路共存的场合， 一定要采用先防浪涌后高频
抑制的原则。 先tvs然后磁珠，然后电容

20 光耦是一种隔离器件， 在直流
的情况下， 可以使信号隔离其两侧， 而且不影响信号的传输。 但是有一点很重要的是， 光耦
并非在任何情况都能做到 １００％的隔离， 所谓的隔离仅指直流或低频的情况下， 由于光耦其
器件的特性， 其两侧之间是存在结电容的， 这个结电容的存在使得高频下的隔离成为 “不
可能”。 按照经验数据， 一般一个光耦的结电容是 ２ ｐＦ。 可是千万不要忽略这个小的电容，
而且在实际的产品中一般由于是多路信号传输， 通常需要多个光耦并联， 在本案例的产品中
光耦的数量是 ５ 个， 因此数字地与模拟地之间存在 ２ ｐＦ×５ ＝ １０ ｐＦ 的电容.所以再模拟数字 光耦隔离的电路 最好再模拟电路加旁路到地的电容。模拟和数字的参考地平面的优化也可以提升电路性能。

21 模拟地与数字地之间串联磁珠来隔离两部分之间噪声的相互传输， 其实这种思路存在不可取之处，
在此案例中， 数字地与模拟地之间串联磁珠只会恶化抗干扰能力， 试验也证明这一点。 

22 ＰＣＢ 的 ＥＭＣ 设计实际上已经包
含了接地设计、 去耦旁路设计等。 一个有着良好地平面的 ＰＣＢ， 不但可以降低流过共模电
流产生的压降， 同时也是减小环路的重要手段。 一个有着良好去耦与旁路设计的 ＰＣＢ 设备，
相当于有一个健壮的 “体格”。

23 小环天线尺寸小于感兴趣频率的四分之一波长 （λ ／ ４） （如 ７５ ＭＨｚ 为 １ ｍ）。 当发射频率到数百兆
赫时， 多数 ＰＣＢ 环路仍被认为是 “小” 的。 当环路尺寸接近 λ ／ ４ 时， 环路上不同点的电流
相位是不同的。 这个效应在指定点上可降低场强， 也可增大场强。

24  串行口电路需要考虑浪涌防护， 根据先防护后滤波的原则， ＴＶＳ 需要加在电容与磁珠的前面

25 设计 “静地” 一定要很小心， 如果设计 “静地” 之后， 两个被分
割地平面之间有相互通信的器件， 就不适用磁珠跨接在两地之间的方式。 在这种情况下， 设
计良好的地等电位才是最好的出路， 可降低共模压降， 采用电容连接才能弥补地分割后两地
第 ６ 章 ＰＣＢ 设计与 ＥＭＣ ·２６９·
之间在高频下的电位差。

26 思考与启示】（１） 在多层板中， 信号线通过地平面作为信号线的回流平面， 不能跨地分割区布线， 以
免增加信号环路的面积， 使电路对外界干扰变得更加敏感。
（２） 复位等敏感信号不能布在 ＰＣＢ 的边缘， 应远离 ＰＣＢ 边缘 １ ｃｍ 以上。

27 背板上主控制板槽位的时钟布线离框体供电电源
－４８ Ｖ的地较近， 同时与背板 ＤＧＮＤ 的隔离距离为 ５０ ｍｉｌ， 可
能会耦合到电源

28  ＡＤＣ 数字地与模拟地之间用磁珠连接是工程师在电路设计中经常发生的错误。 这些错
误首先来自 ＡＤＣ 电源引脚和接地引脚的名称。 模拟地和数字地的引脚名称表示内部元件本
身的作用。 ＡＤＣ 集成电路内部有模拟电路和数字电路两部分， 为了避免数字信号耦合到模
拟电路中去， 模拟地和数字地通常分开。 但是从芯片上的焊点到封装引脚连线所产生的引线
接合电感和电阻， 并不是 ＩＣ 设计者专门加上去的。 快速变化的数字电流在 Ｂ 点产生一个电
压， 经过寄生电容必然耦合到模拟电路的 Ａ 点。 可见， 在数字地与模拟地之间串联磁珠并
不能减小数字电路的噪声向模拟电路传输， 而且任何在数字地引脚附加的外部阻抗都将在 Ｂ
点上引起较大的数字噪声， 然后， 大的数字噪声通过杂散电容耦合到模拟电路上。 芯片内部
杂散电容产生的耦合是制造芯片过程中 ＩＣ 设计者应考虑的问题。 为了防止进一步耦合， 需
要模拟地和数字地的引脚在外面用最短的连线接到同一个低阻抗的接地平面上

本案例中金
属外壳的底板实际上提供一个低阻抗的接地平面， 但 ＰＣＢ 与金属底板的连接点离 ＡＤＣ 太
远， 在高频下， 对于 ＡＤＣ 的两个地引脚来讲并不能实现低阻抗接地。 如果再在 ＡＤＣ 附近增
加两个接地点， 一个在模拟电路侧， 另一个在数字电路侧， 将大大增强接地效果， 如

29 （１） 磁珠通常推荐使用在电源或信号线上来增强去耦效果， 在地之间使用时一定要小心
（也许某些场合可以使用）， 特别是有像静电放电干扰电流或 ＥＦＴ ／ Ｂ 干扰电流流过时。
第 ６ 章 ＰＣＢ 设计与 ＥＭＣ ·２８５·
（２） 被隔离的地之间也要考虑地电位平衡。
（３） 本案例引出一个疑问， 既然数字地和模拟地之间阻抗上产生的压降会出现类似本案
例那样的 ＥＭＣ 问题， 那么为何不采用一种地平面的方式呢？ ＡＤＣ、 ＤＡＣ 等既是模拟器件又
是数字器件， 那么连到哪一个接地平面更合适呢？ 答案是， 假如把模拟地和数字地不在
ＰＣＢ 上进行区分， 模拟地的地引脚都连到数字接地平面上， 那么在本案例的构架设计中，
模拟输入信号将有数字噪声叠加上去。 原因是， 有一部分数字地噪声将流向模拟地。 假如把
模拟地和数字地的引脚连起来并接到模拟接地平面上会稍微好一点， 原因是把几百毫伏不可
靠的信号加到数字接口明显地好于把同样不可靠的信号加到模拟输入端。 对于 １０ Ｖ 输入的
１６ 位 ＡＤＣ， 其最低位信号仅为 １５０ μＶ。 在数字地引脚上的数字地电流实际上不可能比这更
坏， 否则它们将使 ＡＤＣ 内部的模拟部分首先失效。 假如在 ＡＤＣ 电源引脚到模拟接地平面之
间接一种高质量高频陶瓷电容器 （０􀆰 １ μＦ） 来旁路高频噪声， 将把这些电流隔离到集成电路
周围非常小的范围， 并且将其对系统其余部分的影响减到最低。 虽然模拟信号也会影响数字
电路， 使数字噪声容限减少， 但是如果低于几百毫伏， 则对于 ＴＴＬ 和 ＣＭＯＳ 逻辑通常是可
以接受的。 但是要注意数字信号回流平面的完整性 （通常在这种情况下， 数字信号回流平
面已经不完整了）。
（４） 类似 ＡＤＣ、 ＤＡＣ 的数／ 模混合器件， 对模拟电源和数字电源的要求是怎么样的？ 究
竟是采用独立的模拟电源和数字电源， 还是用相同的电源呢？ 答案是可以使用相同的电源，
但是数字电源的去耦一定要做好， 如在器件每个电源引脚上用 ０􀆰 １ μＦ 陶瓷电容适当去耦，
并用一个铁氧体环把模拟电源和数字电源进一步隔离， 这比地的连接更重要。 图 ６􀆰 ４５ 示出
的是一种正确的接法。 更为保险的办法当然是使用单独的电源。 （模拟混合电路的进一步分
析见案例 ７３）。

30 很明显， 这个问题是由于串行口信号的布线穿过了晶振下方， 使得晶振所产
生的谐波信号直接耦合到串行口信号线上， 串行口信号线成为了晶振振荡信号谐波的载体，
而且串行口信号线很长， 包括串行口电缆， 这些都成为了很好的辐射天线， 将晶振谐波信号
第 ６ 章 ＰＣＢ 设计与 ＥＭＣ ·２８９·
带出 ＰＣＢ。
晶振是一个辐射发射源。 晶振内部电路产生 ＲＦ 电流， 封装内部产生的 ＲＦ 电流可能很
大， 以至于晶体的地引脚不能以很少的损耗充分地将这个很大的 Ｌｄｉ ／ ｄｔ 电流引到地平面，
结果金属外壳变成了单极天线。 所以， 晶振的周边充满着近场辐射场。 如果充满辐射场的范
围内有器件或 ＰＣＢ 布线， 那么晶振及其谐波的 ＲＦ 信号将通过容性或感性的方式耦合到器件
或 ＰＣＢ 信号线上， 即这些器件及信号线也带上 ＲＦ 信号。

31 当信号波长 （λ） 与导体的长度相当时会发生谐振。 这时信号几乎可以 １００％转换成电
磁场 （或反之）。！！！！！！！！！！！！！！！！！！！！！！！！

标准的振子天线仅是一段导线， 但当其长度为信号波长的 １ ／ ４ 时，
便成为一个可以将信号转变成场的极好的转换器。 这是一个很简单的事实

 １００ ＭＨｚ 处， １ ｍ 长的导体就是很
有效的天线； 在 １ ＧＨｚ 处， １００ ｍｍ 的导体就成为很好的天线

32 由 ＦＰＧＡ 出来的 Ａ０ 、 Ａ１ 、 Ａ２ 、 Ａ３ 、 Ａ４地址线根据协议要求 Ａ３
／ Ａ４将
产生规则 的 ０１０１０１０１ … 交 替 信 号， 有 ２５ ＭＨｚ 时 钟 上 升 沿 触 发， 其 频 率 是 １２􀆰 ５ ＭＨｚ，
３７􀆰 ５ ＭＨｚ正好是其 ３ 次谐波。 而协议要求 Ａ０ 、 Ａ１ 、 Ａ２电平每变化一次， 要加入 １Ｆ， 其信号
不是周期信号变化的方波。
一般认为， 地址信号由于产生的是非周期信号， 所以地址信号相对应的频谱是连续的，
能量相对分散， 辐射一般会较低； 而时钟等周期信号， 其相对应的频谱是离散的， 能量相对
集中， 所以在谐波频点上辐射会较高。 该产品的 ＰＣＢ 布线正是因为考虑到地址信号的非周
期性， 故产生频谱的连续性、 低辐射性将地址信号线布在 ＰＣＢ 的表层， 而且布线长度也很
长。 但是由于该产品的特殊性， 正好使得地址信号与时钟信号一样也成了周期信号。 这样，
地址周期信号、 长距离的表层布线使该地址信号的谐波产生了很大辐射。 测试时也发现切断
Ａ３
／ Ａ４两根地址线的始端匹配电阻， ３７􀆰 ５ ＭＨｚ 辐射消失。 证实了推断的正确性。。 由于信
号在产品中是很难改变的， 所以只有改变该地址信号的布线方式， 即将 ＰＣＢ 中的地址线改
为内层布线 

33 比图 ６􀆰 ５６～图 ６􀆰 ５９ 四张图中的参考平面回流密度可以看
到， 信号回流集中在相近的参考平面上。 其中， 图 ６􀆰 ５６ 的情况
说明在实际布线中， 当出现如图 ６􀆰 ６０ 所示的层结构时， 根据仿
真结果， Ｓｉｇｎａｌ１ 的信号回流主要集中在 ＶＣＣ参考平面， Ｓｉｇｎａｌ２ 的
信号回流主要集中在 ＧＮＤ 参考平面。 在实际应用中， 电源层
ＶＣＣ经常出现不完整的情况， 在 Ｓｉｇｎａｌ１ 上的高速信号线需要特别注意。

34 继电器的负载是电阻丝。 电阻丝必然存在电感成分， 当电感
回路断开时， 电感要维持原来的电流， 就会在回路中产生很高的电压. 使断开点即继电器的
触点重新击穿导电， 在电感两端形成一种反冲击电压。 反冲击电压为 Ｕ＝ －Ｌｄｉ ／ ｄｔ。
反冲击电压的幅
度可以比电源电压高 １０～２００ 倍。 当触点间的电压高于 ３００ Ｖ 时， 将会发生辉光放电。

35 对于本案例中的电路设计， 由于 ＰＣＢ 中的复位信号线布置在 ＰＣＢ 的边缘并且已
经落在 ＧＮＤ 平面之外， 因此复位信号线会受到较大的干扰， 导致 ＥＳＤ 测试时， 系统出现复
位现象。
【处理措施】
根据以上的原理分析， 很容易得出以下两种处理措施：
（１） 重新进行 ＰＣＢ 布线， 将在 ＰＣＢ 上的复位信号印制线左移， 使其在 ＧＮＤ 平面覆盖的
区域内， 而且远离 ＰＣＢ 边缘

36 （１） 不要将电路中的敏感线布置在 ＰＣＢ 边缘；
（２） 芯片信号端口所受的干扰与芯片信号端口的输入阻抗有关， 高输入阻抗的芯片信号
端口更容易受干扰影响。 因此， 在电路设计中， 要杜绝未用的芯片信号端口悬空 （特别是
高输入阻抗的芯片端口， 如 ＣＭＯＳ 器件的输入端口）， 并要求通过低阻抗接工作地

37  如果说数字信号线上面的噪声和电源噪声都是 “主动” 噪声， 那么数字工作地上
的噪声就是 “被动” 噪声， 因为数字电路工作地上本身并没有干扰信号源， 只是数字信号
在数字工作地上有回流经过， 这种回流在具有阻抗的数字电路工作地上产生了压降， 这就是
地噪声。 这种地上的噪声电平一般都会比信号线上的噪声电平低， 但是地噪声是一种共模噪
声， 它将更容易传递到产品中的其他电路当中。 笼统来讲， 当模拟电路的工作地和数字电路
的工作地存在一定的连接关系时， 这种数字电路工作地噪声会进入模拟电路区域， 从而影响
低电平的模拟电路正常工作。

38  当该时钟信号的回流路径是一个没有过孔， 且地平面面积远大于印制线的面积 （即地
平面上容纳 １００％的信号回流） 的完整正方形地平面时， 信号回流的 ３ 次谐波电流在
这个完整地平面上产生的压降 ΔＵＡＢ为ΔＵＡＢ
＝Ｚ１·Ｉ３
＝ ０􀆰 ００５ Ω×０􀆰 ００３２ Ａ≈１６ μＶ ，以上实例表明， 降低数字电路工作地的阻抗可以降低地上的噪声电平

39 再假设图 ６􀆰 ９２ 所示的产品， 其数字电路部分信号回流产生的数字电路工作地噪声电平
为 ΔＵＡＢ ， 模拟电路部分对参考接地板或金属外壳之间的阻抗 ＺＡ
＝ ０。 在这种情况下， 显然
就会有共模电流流过模拟电路区域， 即 ＩＣＭ≠０， 当一个不等于零的共模电流流过模拟电路区
域两个模拟电路的工作地 Ｃ 和 Ｄ 之间时， 电压差 ΔＵＣＤ就产生了， 正是由于 Ｃ、 Ｄ 两点之间
的电位差， 直接与传输于 Ｃ、 Ｄ 两点模拟地之间的模拟器件或信号叠加， 最终形成对模拟电
路的干扰

40 分析到此可以看出， 数字电路中的噪声电压并不是直接影响模拟电路的正常工作的。 当
数字电路中的噪声电压没有转化成电流， 或没有数字电路中的噪声电压转化成流过模拟电路
区域的电流 （此电流为共模电流） 时， 这种通过 “地” 的数／ 模信号相互干扰现象就不会发
生。 只有当数字电路中的噪声电压转化成电流时， 并且该电流流过模拟电路区域 （模拟电
第 ６ 章 ＰＣＢ 设计与 ＥＭＣ ·３１３·
路的工作地） 才会转化成另一种直接影响模拟电路正常工作的是 “电压”。 可见， 直接影响
模拟电路正常工作的是 “电压” 而不是 “电流”， 但是这个 “电压” 并不是在数字电路工
作地上的地噪声或共模电压， 只是这个地噪声共模电压往模拟电路工作地方向产生了一个共
模电流， 当这个共模电流流过模拟工作电路地时， 就会在模拟工作电路地上产生另一个地噪声
电压 （模拟电路工作地上的地噪声电压）， 这个电压才是直接影响模拟电路正常工作的电压。 ！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！

以上假设都是几种极端的情况， 实际电路中几乎不会发生这些情况， 但是从这些假设的
分析可以看出， 数字电路的噪声影响模拟电路程度不但与模拟电路的工作地、 参考地或金属
外壳之间的阻抗有关， 还与模拟电路工作地阻抗有关。 为了减少数字电路的地噪声对低电平
（毫伏以下） 的模拟电路正常工作的影响， 从产品设计的角度出发， 应尽可能加大模拟电路
部分 （或模拟电路工作地） 与参考接地板或金属外壳之间的阻抗， 并减小模拟地的阻抗
（通过设计完整地平面可以获得 ３􀆰 ７ ｍΩ （１００ ＭＨｚ） 的阻抗）。 但是在实际产品中， 还会出
现如下情况。

地的分割是为了解决公共地阻抗耦合的问题， 如图 ６􀆰 １００ 所示是公共阻抗耦合原理图。
当一个信号 （如数字信号） 的回流路径与另一个信号 （如模拟信号） 的回流路径存在共同
的支路时， 由于该公共支路 （如地线） 的阻抗， 会把一个信号回流在这个阻抗上所产生的
压降耦合到另一个信号回路当中而发生干扰现象。如果进行 ＰＣＢ 设计时， 把这两种信号的回流各自分开， 称为 “分地”， 如图 ６􀆰 １０１ 所
示， 就可以把图 ６􀆰 １００ 所示的公共地阻抗耦合问题解决。 因为此时， 这两种信号的回路都各
自独立， 只有一点互连， 可取得共同的参考电位。