IP核：FIFO

已于 2022-08-06 23:15:05 修改
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分类专栏： # ▶IP核 文章标签： tcp/ip fpga开发 单片机
于 2022-08-01 09:53:47 首次发布
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本文链接：https://blog.csdn.net/m0_46830519/article/details/126094895
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本文介绍了如何在FPGA设计中配置和例化异步FIFO与同步FIFO。重点在于设置FIFO的异步特性，配置存储1024个16位数据，并提供了相应的例化代码，分别用于SDRAM的读写操作。同时，给出了FIFO的清零信号配置。
摘要由CSDN通过智能技术生成

前言

例化这个FIFO的IP核用于SDRAM中读写FIFO

正文

一、异步FIFO

只配置了下面3部分，其余保持默认即可
1.选择NO：配置成异步FIFO（如果配置同步FIFO，就选择YES）
2.大小配置成：可以存储1024个16位宽的数据

在这里插入图片描述
在这里插入图片描述
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配置完成后，即可到文件夹找到例化文件，将其复制到顶层模块中

在这里插入图片描述

//------------- wr_fifo_data -------------
fifo_r_w   wr_fifo_data(
    //用户接口
    .wrclk      (wr_fifo_wr_clk ),  //写时钟
    .wrreq      (wr_fifo_wr_req ),  //写请求
    .data       (wr_fifo_wr_data),  //写数据
    //SDRAM接口
    .rdclk      (sdram_clk		),  //读时钟
    .rdreq      (sdram_wr_ack   ),  //读请求
    .q          (sdram_data_in  ),  //读数据
 
    .rdusedw    (wr_fifo_num    ),  //FIFO中的数据量
    .wrusedw    (               ),
    .aclr       (~sdram_rst_n || wr_fifo_rst)  //清零信号
);
 
//------------- rd_fifo_data -------------
fifo_r_w   rd_fifo_data(
    //sdram接口
    .wrclk      (sdram_clk		),  //写时钟
    .wrreq      (sdram_rd_ack   ),  //写请求
    .data       (sdram_data_out ),  //写数据
    //用户接口
    .rdclk      (rd_fifo_rd_clk ),  //读时钟
    .rdreq      (rd_fifo_rd_req ),  //读请求
    .q          (rd_fifo_rd_data),  //读数据
 
    .rdusedw    (               ),
    .wrusedw    (rd_fifo_num    ),  //FIFO中的数据量
    .aclr       (~sdram_rst_n || rd_fifo_rst)  //清零信号
);

二、同步FIFO

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