DC综合后文件

也就是说，DC一般完成综合后，主要生成.ddc、.def、.v和.sdc，.sdf格式的文件（当然还有各种报告和log）
.sdc文件：
标准延时约束文件
里面都是一些约束，用来给后端的布局布线提供参考。
Scan_def.def文件：
DFT、形式验证可能用到
另外svf文件也可用于formality，记录了DC综合的一些映射信息，门控的插入等，加快比对。

里面包含的是一些扫描链的布局信息，需要注意的是，必须在生成ddc网表文件之前生成.def（也就先生成.def文件），以便将def文件包含在ddc文件中。
.sdf、.v文件：
write_sdf -version 2.1 filename.sdf; write -f verilog -hierarchy output filename.v

标准延时格式和网表格式文件，用于后仿真。

1:综合网表的处理：
完成综合并通过时序等的分析后，我们需要把设计和约束以某种格式存储好，作为后端工具的输入。

把设计以VHDL或Verilog格式存档时，需要去掉或避免文件中有assign指令，因为该指令会使非Synopsys公司的工具在读入文件时产生问题。该指令也可能会在反标( back-annotation)流程中产生问题。此外，要保证网表中没有特别的字符。例如，写出网表时，有时网表中会有反斜线符号“\”，对于这个符号，不同的工具有不一样的理解。
·assign：
多端口连线(multiple port nets)会在网表中用assign指令表示，如下图所示：

上面的设计中有冗余的端口(包括内部端口，又称层次引脚)。如果我们将设计展开（flatten）, DC可能把它们优化掉，即去掉这些端口。但是如果我们不展开设计，将得到下面的结果:

Output Reset_AluRegs，Latch_Instr,…

assign Reset_AluRegs=Latch_Instr;

多端口连线，即一条连线连接多个端口，三种类型:直通连线(Feedthroughs)，即从输入端直接到输出端；连线驱动多个端口(也就是上面的那个情况)；常数连线驱动多个端口。

在默认的情况下，如遇到上述的情况，DC写出网表时，会在网表产生assign指令。如果设计中有多端口连线，应该在编译过程中将它们去掉。去掉多端口连线使用下面的命令:

set_fix_multiple_port_nets -all -buffer_constants [get_designs *]
·特殊符号：