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STA
文章平均质量分 75
enmouhuadou
这个作者很懒,什么都没留下…
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什么情况下,一条path既有setup violation,又有hold violation?
同一条路径,在同样的PVT条件下,setup和hold违例应该是不会出现在同一个寄存器的D端的。如果是不同PVT条件下,同一条路径,则setup和hold完全可能出现在同一个寄存器的D端。因为PVT条件会影响路径延时。一般在clock gate的检查时,会出现这样的path。工艺越细,SS corner 和 FF corner下cell的delay偏差越大。由于是高频时钟setup要求路径尽量短,但是路径短了之后,放到FF corner下hold check就过不去了。出现setup和hold同时不过。原创 2021-11-03 09:22:44 · 2628 阅读 · 1 评论 -
EXCEPTION篇 - 附MCP电路实现方法及命令优先级实例
本篇继续讲述SDC中的各式各样的Exception,大体上可以分为“加严”和“放松”两种类型,如下面几个命令:##更严格##set_max_delayset_min_delayset_data_check…##更放松##set_false_pathset_multicycle_pathset_case_analysisset_disable_timing…需要强调的是需要加严的部分,对于异步路径,往往需要通过set_max_delay来约束,防止路径过长。而且有些跨时钟域(CDC)的原创 2021-03-19 16:46:33 · 664 阅读 · 0 评论 -
IO约束篇 - 附TOP和BLOCK实战经验以及DDR接口时序
一般地,SDC主要分为三个部分:时钟定义,IO约束,Exception。相应地,我们也分上中下三篇进行讲解,最后还会有最重要的《验收篇》。IO约束在顶层和模块级的主要命令都是以下几个,但是实际应用的复杂程度不可同日而语,本篇会先介绍模块级IO约束实战经验,然后讲解顶层IO约束复杂性,过程中会介绍DDR接口时序。set_input_delayset_output_delayset_driveset_driving_cellset_input_transitionset_load...各个命原创 2021-03-19 16:25:27 · 2174 阅读 · 0 评论 -
时钟定义篇 - 附CREATE_GENERATED_CLOCK花式定义方法
定义时钟从最早的芯片规格定义分解出系统所需要的时钟和频率,以及各个模块需要的时钟和频率。SoC的时钟一般是由PLL产生,然后经过时钟生成电路和分配网络,最终给具体的功能模块使用。一般地,第三方IP供应商都会提供比较成熟的SDC,SoC集成时需稍作修改。对于自研的IP和SoC顶层,设计人员在提供RTL的同时,也需提供一份时钟结构图,一方面是方便撰写SDC,另一方面对后端PnR有针对性的进行CTS也非常有帮助。时钟结构图分不同的层次,或抽象或具体,看具体的需要了,下面是一颗MCU全局时钟分布的结构图,大家有原创 2021-03-19 15:58:27 · 13709 阅读 · 0 评论