一、实验目的
计算机的一个最主要的功能就是处理各种算术和逻辑运算,这个功能要由CPU中的运算器来完成,运算器也称作算术逻辑部件ALU。本次实验用verilog设计一个74ls181。
二、实验原理与内容
根据实验原理图进行编写程序,并进行仿真测试。
三、实验过程
- 根据上述阵列乘法器的原理,使用 Quartus II 软件编写程序并进行调试。程序代码如下:
module alu181(A,B,F,S,CN,CO,M);
input[7:0] A,B;
input[3:0] S;
input M,CN;
output CO;
output[7:0] F;
reg[7:0] F;
always @(S)
begin
case(S)
'b0000:
begin
if(M) F=!A;
else
begin
if(CN)F=A+1;
else F=A;
end
end
'b0001:
begin
if(M) F=!(A||B);
else
begin
if(CN)F=(A||B)+1;
else F=A||B;
end
end
'b0010:
begin
if(M) F=A&&B;
else
begin
if(CN)F=A||B||1;
else F=A||B;
end
end
'b0011:
begin
if(M) F=0;
else
begin
if(CN)F=0;
else F=F-1;
end
end
'b0100:
begin
if(M) F=!(A&&B);
else
begin
if(CN)F=A+A&&(!B)+1;
else F=A+A&&(!B);
end
end
'b0101:
begin
if(M) F=!B;
else
begin
if(CN)F=((A||B)+A&&(!B))||1;
else F=(A||B)+A&&(!B);
end
end
'b0110:
begin
if(M) F=A^B;
else
begin
if(CN)F=A-B-1;
else F=A-B;
end
end
'b0111:
begin
if(M) F=A&&(!B);
else
begin
if(CN)F=A||(~B)-1;
else F=A||(~B);
end
end
'b1000:
begin
if(M) F=(~A)||B;
else
begin
if(CN)F=A+(A&&B)+1;
else F=A+(A&&B);
end
end
'b1001:
begin
if(M) F=!(A^B);
else
begin
if(CN)F=A+B+1;
else F=A+B;
end
end
'b1010:
begin
if(M) F=B;
else
begin
if(CN)F=A||(~B)+(A&&B)+1;
else F=A||(~B)+(A&&B);
end
end
'b1011:
begin
if(M) F=A&&B;
else
begin
if(CN)F=A&&B-1;
else F=A&&B;
end
end
'b1100:
begin
if(M) F=1;
else
begin
if(CN)F=A+A+1;
else F=A+A*2;
end
end
'b1101:
begin
if(M) F=A||(!B);
else
begin
if(CN)F=(A||B)+A+1;
else F=(A||B)+A;
end
end
'b1110:
begin
if(M) F=A||B;
else
begin
if(CN)F=(A||(!B))+A+1;
else F=(A||(!B))+A;
end
end
'b1111:
begin
if(M) F=A;
else
begin
if(CN)F=A-1;
else F=A;
end
end
endcase
end
endmodule
2.仿真测试
进行仿真调试,检测程序运行是否正确,并进行管脚的分配。仿真图及管脚分配图如下:
本次,只是验证一小部分证明代码编写的正确性,如下图所示。
3. 连接实验系统电路,打开系统电源,将生成的 POF 文件下载到 EPM1270 中去。运行并检查程序争取性。
在此需要注意,一定要选择合适的器件库,每一个quartus版本的器件库都不一样。