Serdes基础知识汇总 Serdes基础知识汇总从知乎https://zhuanlan.zhihu.com/p/423321485转载在开始了解高速接口的时候，必然会涉及到SerDes。serdes的知识点实际上非常多，并且很多文章论述的侧重点不一样，有的测重整体，有的着眼细节，我则综合提取，以帮助跟我一样的初学者能够初步建立对SerDes清晰的认识。1. 简介SerDes是Serializer/Deserializer的缩写，即串行器和解串器，顾名思义是一种将并行数据转换成串行数据发送，将接收的串行数据转换成并行数据的”
Gvim之多行操作 Gvim之多行操作1.ESC进入操作模式2.ctrl+v进入可视化3.利用光标和方向键选中需要操作的区域4.s或者insert，进行需要的操作5.再次按esc退出可视化，即可完成多行操作
verilog中define宏定义的用法——定义参数、条件编译 verilog代码中宏定义的用法一、定义参数在日常的代码编写过程中，我们常常会遇到需要定义很多参数的时候，我们有时候用parameter 或 localparam 来定义，这里同样可以利用宏定义来实现参数的定义。比如说 在tb文件中要实现时钟，我们就可以用到define来实现不同时钟周期代码的复用。`define clk_period=20always #（`clk_period/2）clk=~clk;需要特别注意的是`define语句后面是不加分号的！！不加分号的！！不加分号的！！这是
FPGA学习笔记（2） 串口发送模块uart_tx FPGA学习笔记（2） 串口发送模块uart_tx1.串口发送原理介绍上图为窗口发送8位数据的原理，可以看出，平常不发送时候数据线处于高电平状态，开始发送时，出现开始标志即低电平，随后传输八bit数据，最后再通过停止位（高电平）来结束数据的发送。上图为参考小梅哥串口发送模块的设计，信号名称大致不变，接下来主要看代码设计。2.串口发送代码实现module uart_tx( clk, rst_n, data_byte, send_en, baud_set
FPGA学习笔记（1）简单的时序逻辑电路——流水灯 FPGA学习笔记（1）简单的时序逻辑电路——流水灯 编程语言为Verilog HDL原理（1）设计一个计数器，使开发板上的4个LED状态每500ms翻转一次。开发板上的晶振输出时钟频率为50MHz，即时钟周期为20ns。这样可以计算得出500ms = 500_000_000ns/20ns = 25_000_000，即需要计数器计数25_000_000次，也就是需要一个至少25位的计数器（225>25_000_000>224）。且每当计数次数达到需要清零并重新计数。计数器的核心
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