4位超前进位加法器理解及Verilog HDL代码

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一、1bit半加器
要明白4位超前进位加法器,我们首先要了解半加器。以下是半加器的真值表:
在这里插入图片描述
C_OUT是进位输出,由真值表可以得出,SUM=A异或B,C_OUT=AB。以下是它的Verilog HDL代码:
在这里插入图片描述

二、全加器
全加器是由两个半加器构成的,它的输入考虑到了来自低位的进位,以下是2输入1bit信号全加器的真值表:
在这里插入图片描述
C_IN是来自低位的进位,由真值表可以看出SUM=A异或B异或C_IN,
C_OUT=AB+(A异或B)C_IN。
以下是它的Verilog HDL代码:
在这里插入图片描述
三、4位超前进位加法器
超前进位加法器是一种高速加法器,每级进位由附加的组合电路产生,高位的运算不需要等待低位运算完成,可以提升运算速度。
可以利用全加器的思维来思考超前进位加法器,假定它的进位输入为C,并设C0=C_IN,下一位的进位输入C_IN实际上是上一位的进位输出C_OUT。
1.由全加器的进位输入C_OUT=(A&B)|((A^B)&C_IN)可类比出:
C1=(A0&B0)|((A0^B0)&C0).
为方便阅读,设G=A&B,P=A^B,由此,可以得出Cn=Gn-1+Pn-1Cn-1;
2.同理得SUMn=Pn^Cn.
以下是它的Verilog HDL代码:
在这里插入图片描述

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