「Verilog学习笔记」串行进位加法器

最新推荐文章于 2024-10-08 17:45:31 发布

做模拟IC的KS

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分类专栏： Verilog学习笔记文章标签：学习笔记 fpga开发 Verilog

本文链接：https://blog.csdn.net/m0_54689021/article/details/135342516

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本文介绍了作者在学习Verilog过程中对基本模块如全加器、半加器的设计，以及在牛客网刷题网站上的应用。详细展示了`add_full`模块的结构，包括使用生成器生成的4个全加器实例。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

专栏前言

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网

`timescale 1ns/1ns

module add_4(
   input         [3:0]  A   ,
   input         [3:0]  B   ,
   input                Ci  , 

   output	wire [3:0]  S   ,
   output   wire        Co   
);
    wire [3:0] C ; 
    genvar i ; 
    generate 
        for (i = 0 ; i < 4 ; i = i + 1) begin 
            add_full u1(.A(A[i]), .B(B[i]), .Ci(i ? C[i - 1] : Ci), .S(S[i]), .Co(C[i])) ; 
        end
    endgenerate

    assign Co = C[3] ; 

endmodule

module add_half(
   input                A   ,
   input                B   ,
 
   output	wire        S   ,
   output   wire        C   
);
    assign S = A ^ B;
    assign C = A & B;
endmodule

module add_full(
   input                A   ,
   input                B   ,
   input                Ci  , 

   output	wire        S   ,
   output   wire        Co   
);
    wire c_1;
    wire c_2;   
    wire sum_1;

add_half add_half_1(
   .A   (A),
   .B   (B),
         
   .S   (sum_1),
   .C   (c_1)  
);
add_half add_half_2(
   .A   (sum_1),
   .B   (Ci),
         
   .S   (S),
   .C   (c_2)  
);

    assign Co = c_1 | c_2;
endmodule