FPGA学习（三）——程序框架

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Verilog注释

Verilog有两种注释方式
第一种
以//开头的语句
第二种
以/**/格式之间的语句

Verilog关键字

常用关键字

Verilog程序框架

模块结构

Verilog的基本设计单元是 “模块”（block）
一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能。

module block(a,b,c,d);
	input a,b;
	output c,d;
assign c = a | b;  //assign 表示产生信号
assign d = a & b;

endmodule

描述图如下：

每个Verilog程序包括4个主要部分：端口定义，IO说明，内部信号声明，功能定义。

模块的调用

在模块调用时，信号通过模块端口在模块之间传递。
后面会以实际的代码进行分析