阻塞赋值运用

最新推荐文章于 2024-05-27 13:16:09 发布

喵大渴

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分类专栏：笔记

本文链接：https://blog.csdn.net/m0_56187851/article/details/118303093

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这篇博客详细介绍了Verilog HDL中的阻塞赋值和非阻塞赋值，重点讨论了阻塞赋值的概念，通过一个具体的实验案例——Verilog HDL数字系统设计及仿真实例5.5，阐述了如何在always块中使用阻塞赋值。博主还分享了使用Quartus软件进行设计编译和联合仿真的步骤，并提供了实验过程的截图和视频链接。

摘要由CSDN通过智能技术生成

阻塞赋值与非阻塞赋值
一、实验目的：根据书中所给图片编写相应的独热码代码，并验证。
在Verilog语法中，阻塞赋值和非阻塞赋值是非常难理解的一个概念，尤其是对于初学者，往往搞不懂何时使用非阻塞赋值及何时使用阻塞赋值才能设计出符合要求的电路。
二、概念解析
阻塞赋值
所谓阻塞的概念是指在同一个always块中，其后面的赋值语句从概念上是前一句赋值语句结束后在开始赋值的，请注意，这只是概念上的先后，而无实质上的延迟。
三、实验内容：：Verilog HDL数字系统设计及仿真P155页实例5.5。
四：实验代码：
module example5_5(x1,x2,x3,Clock,f,g);
input x1,x2,x3,Clock;
output reg f,g;
always @(posedge Clock)
begin
f=x1 & x2;
g=f|x3;
end
endmodule
五、实验步骤：

1、建立工程：打开Quartus软件，在菜单栏中点击【File】→【New Project Wizard】，会弹出工程设置对话框，工程名和新建顶层模块名正常应该是空白的，这里填ex8_1，此名称要与设计模块中的module名称一致。填写好名称后，依次点击【Next】即可，选择【Empty project】。进入下一步，选择添加文件。在Simulation 一栏中选择ModelSim工具。最后会有一个简单的报告，结束后就可以完成新工程的建立。

2、设计编译：在【File】菜单中选择【New】，选择Verilog HDL文件，建立一