顺子学不会FPGA
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个人简介:学海无涯

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25届秋招总结——保持自信、坚定选择

在秋招过程中我也是通过探索者公众号、牛客、脉脉等社交平台认识了不少朋友,在成都芯原的线下开放日还面基了好几位,还是蛮有意思的一段旅程,虽然最后拒绝了我的初恋厂芯原(究极纠结了一波),最终我是选择了一家上海公司,或许这就是冥冥注定吧,一切都是命运最好的安排hhh,身边和FPGA探索者群里的uu们应该也都是知道我选offer时候的痛苦,我们确实很难在当下做出超越自身年龄和阅历的选择,所以当下的选择也不好谈对错,任何选择都是需要舍弃一些东西,我们要做的就是坚定自己的选择,最后祝大家,前程似锦!
原创
发布博客 2024.09.25 ·
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SerDes介绍以及原语使用介绍(4)ISERDESE2原语仿真

上文详细介绍了ISERDESE2原语的使用,本文根据仿真对ISERDESE2原语的使用进一步加深印象。在仿真时,与OSERDESE进行回环。
原创
发布博客 2024.06.29 ·
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SerDes介绍以及原语使用介绍(3)ISERDESE2原语介绍

上文对OSERDESE进行了详细介绍并且进行了仿真分析,本文开始对ISERDES进行介绍,
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发布博客 2024.06.29 ·
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SerDes介绍以及原语使用介绍(2)OSERDESE2原语仿真

上文通过xilinx ug471手册对OSERDESE有了简单的了解,接下来通过仿真进一步深化印象。
原创
发布博客 2024.06.28 ·
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SerDes介绍以及原语使用介绍(1)OSERDESE2

需要 SerDes(串行器/解串器)主要是为了应对高速数据传输和复杂系统集成的挑战。以下是具体原因和应用场景:高速数据传输数据带宽需求增加:随着数据处理能力的提升,系统对数据传输带宽的需求不断增加。SerDes可以实现更高的传输速率,满足带宽需求。时钟频率提升:串行传输能够以更高的时钟频率工作,从而提高数据传输速度。减少引脚和布线引脚数量减少:在并行传输中,需要多条数据线和相应的引脚。SerDes通过串行化数据传输,显著减少了所需的引脚数量。布线复杂性降低。
原创
发布博客 2024.06.28 ·
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不同高速协议接口之间共享时钟

一个GT BANK有四个GT channel,他们之间是可以共享同一个QPLL输出参考时钟,之前的实验当中,我都是同样的工程例化多个channel进行时钟共享,这次在做一个BANK上同时存在万兆王、8B10B、64B66B的时候出现了问题。
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发布博客 2024.06.16 ·
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XILINX 7系列XDMA使用_IP核介绍以及工程搭建

PCIe 的物理位置,根据原理图的位置选择,本实验为ZYNQ7100,PCIE位置为X0Y0,由于是X8,占俩个GT BANK,但这好像只能选一个。: PCIe 最大的传输速率,PCIe-1.0 的最大传输速率为 2.5GT/S,PCIe-2.0 的最大传输速率为 5GT/S。第二页为PCIe 配置空间中的基础信息的配置。至于其他测试都很简单,关于驱动的东西我个人了解较少,后续再慢慢学习吧。连接好主机和FPGA的PCIE,保持FPGA上电状态,重启电脑。:主机给PCIE提供的时钟信号,通过原理图查看。
原创
发布博客 2024.06.14 ·
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万兆以太网MAC设计(14)FPGA实现巨型以太网数据帧传输

万兆以太网设计最终章节,巨型以太网数据帧传输设计。对于标准以太网而言,数据传输范围为46-1500字节,当大于1500字节后数据将无法传输。在IP层的报文描述当中,有一个分片字段,通过该字段即可实现将巨型数据帧拆分为多个小于1500字节的数据进行传输。
原创
发布博客 2024.05.16 ·
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PCIE学习(2)PCIE配置空间详解

图片来自:https://zhuanlan.zhihu.com/p/463518877。
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发布博客 2024.05.10 ·
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PCIE学习(1)PCIE简介

PCIE是一种串行通信协议。在低速情况下,并行结构绝对是一种非常高效的传输方式,但是当传输速度非常高,并行传输的致命性缺点就出现了。因为时钟在高速的情况下,因为每一位在传输线路上不可能严格的一致,并行传输的一个字节中的每个位不会同时到达接受端就被放大了。而串行传输一位一位传输就不会出现这个问题。串行的优势就出现了,串行因为不存在并行的这些问题,就可以工作在非常高的频率下,用频率的提升掩盖它的劣势。
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发布博客 2024.05.10 ·
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IP,TCP,UDP,ICMP校验和的区别和计算

IP校验和 = IP头部的计算TCP,UP校验和 = 伪首部+TCP/UDP报头+数据ICMP校验和 = ICMP报头+数据。
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发布博客 2024.05.05 ·
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万兆以太网MAC设计(13)主机与FPGA之间进行PING

在上班尝试进行PING操作的时候,发现一直是请求超时的情况,结果排查发现是首部校验和没有计算的问题。在UDP层,我们不进行校验和是不会影响数据正常收发的,但是在ICMP层不可以,FPGA没有进行校验和主机是无法正常进行PING板卡的。
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发布博客 2024.05.05 ·
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万兆以太网MAC设计(12)万兆UDP协议栈上板与主机网卡通信

通过wireshark可以看到发送数据过程,首先是主机发送一个ARP请求,然后板卡会返回ARP回复包,然后主机即可获取板卡的MAC地址信息,我们设置的正是01020040506,接下来主机向板卡发送数据,板卡接收到数据后返回给主机,一发一收全部正常。然后数据进行回环测试,主机向板卡发送数据然后板卡向主机返回相同的数据。通过网口调试助手发送数据,可以看到数据正确被回环。在UDP协议栈当中设置IP地址和UDP端口。顶层模块设置源MAC地址。
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发布博客 2024.04.29 ·
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万兆以太网MAC设计(11)完整UDP协议栈仿真

目前除了巨帧处理逻辑之外,所有的准备工作都已经结束了,先进行整体的功能验证。
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发布博客 2024.04.28 ·
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万兆以太网MAC设计(10)UDP协议解析以及模块设计

参考:https://sunyunqiang.com/blog/udp_protocol/
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发布博客 2024.04.28 ·
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万兆以太网MAC设计(9)数据流仲裁模块

c0和c1表示输入的俩个数据通道,c0优先级高,P_ARBITER_LAYER 表示当前是在IP层进行仲裁还是MAC层,可复用于俩个模块。二、模块功能描述MAC层负责接收来自IP层和ARP层的数据,IP层负责ICMP和UDP层数据,所以MAC层和IP层需要对上层协议的数据包进行仲裁,以决定先发送哪个上层数据。于MAC层而言,ARP应当具有更高的优先级,于IP层而言,ICMP具有更高的优先级。输入数据全部先进入FIFO,当任何一个通道的FIFO不为空时,即可开启仲裁锁,因为此时必然会有一个通道获得仲裁结果
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发布博客 2024.04.25 ·
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万兆以太网MAC设计(8)ICMP协议详解以及ICMP层模块设计

ICMP (Internet Control Message Protocol) 协议被设计用来向 IP 源端报告差错及其它相关信息, IP 协议本身只设置有 Checksum 机制来保证数据的正确性, 它本身提供不可靠的服务, ICMP 协议可以用来当发送差错时向源端报告相应的问题, 可以一定程度上提高 IP Datagram 交付的可靠性, 其协议的标准文档为 1981 年 9 月发布的 RFC 792, 本文讨论 ICMP 协议的设计,ICMP 不是 IP 协议之上的协议, ICMP 的 PDU 被封
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发布博客 2024.04.24 ·
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万兆以太网MAC设计(7)ARP协议报文格式详解以及ARP层模块设计

硬件类型:表示硬件地址的类型。它的值为1表示以太网地址协议类型:表示要映射的协议地址类型。它的值为0x0800即表示IP地址硬件地址长度和协议地址长度:分别指出硬件地址和协议地址的长度,以字节为单位。操作类型(OP):1表示ARP请求,2表示ARP应答。
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发布博客 2024.04.24 ·
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万兆以太网MAC设计(6)IP协议报文格式详解以及IP层模块设计

这篇文章内容很丰富,建议看看Version: 长度为 4 比特, 表征 IP 协议的版本号, 对 IPv4 来说该字段的值为 4IHL: 长度为 4 比特, IHL 是 Internet Header Length 的缩写, 以 4 字节为单位指示 IP Header 的长度, 对于 IPv4 来说, Header 的最小长度为 20 字节, 因此该字段的最小值为 5。
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发布博客 2024.04.23 ·
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UltraScale+的100G Ethernet Subsystem IP核使用

前面关于U+系列的10G、40G以太网我们都了解了,本文将开始使用100G以太网 IP核。需要额外使用俩个100G的光模块。
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发布博客 2024.04.22 ·
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