FIFO最小深度计算

FIFO最小深度计算

1、读写无空闲周期

情况1: 写CLK大于读CLK。
wclk = 80Mhz,rclk = 50Mhz,burst length = 120,读写之间无空闲周期,即连续读或者写一个突发长度。

  • 写一个数据需要:1/80Mhz = 12.5ns
  • 读一个数据需要:1/50Mhz = 20ns
  • 写一个突发长度需要:12,5*120 = 1500ns
  • 1500ns可以读1500/20 = 75个数据
  • 最小深度为120 - 75 = 45.
    情况2: 写CLK小于读CLK。FIFO不会满,深度为1即可。

2、读写都有空闲周期

wclk = 80Mhz,rclk = 50Mhz,burst length = 120,俩个连续写之间空闲周期为1(写使能占空比50%),练度读之间空闲周期为3.(读使能占空比25%).

  • 写一个数据需要:2/80Mhz = 25ns
  • 读一个数据需要:4/50Mhz = 80ns
  • 写一个突发长度需要:25*120 = 3000ns
  • 3000ns可以读3000/80= 37.5个数据
  • 最小深度为120 -37.5 = 83

3、背靠背,读写速率相等

每 100 个时钟写入 80 个数据,每 10 个时钟读取 8 个数据,突发长度为 160
背靠背: 每 100 个时钟写入 80 个数据,那剩下 20 个时钟周期去哪了?每 10 个时钟读取 8 个数据,那剩下 2 个时钟周期去哪了?剩下的周期在哪我们不管,只考虑最差的情况,即前 20 个时钟周期空闲,后80 个周期写完 80 个数据,立马又是写请求,这次是前 80 个时钟周期写完 80 个数据,后 20 个时钟周期空闲。即两次连续的突发写入,又称为背靠背

  • 写一个突发最少需要160时钟周期,
  • 160时钟周期读出160*8/10 = 128个数据
  • 最小深度为160 - 128 = 32

4、背靠背,读写速率不相等

wclk = 20MHz
rclk = 40MHz
每 1000 个时钟周期写入500 个数据,每 4 个时钟周期读出 1 个数据

  • 考虑背靠背,一个突发长度为500 * 2 = 1000,
  • 突发一次时间为:1/20Mhz * 1000 = 50000ns
  • 读一个数据需要时间:1/40Mhz * 4 = 100ns
  • 50000ns读出数据:50000ns/100ns = 500
  • 最小深度为1000 - 500 = 500
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

顺子学不会FPGA

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付:¥1
获取中
扫码支付

您的余额不足,请更换扫码支付或充值

打赏作者

实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值