基于8B10B的GT收发器PHY层设计(1)IP核配置

前言

根据前面的知识储备,我们已经了解了GT的基本工作原理,以及GT基本结构和时钟关系,本章内容将基于K7系列GTX设计一个自定义协议的PHY层。

一、PHY层是什么

PHY(Physical Layer)层是OSI模型中的一层,位于通信协议栈的最底层,负责处理物理介质上的数据传输和信号传输。PHY层的主要功能包括:

  • 将数据帧转换为适合在物理介质上传输的信号。
  • 对数据进行编码和解码,以确保可靠的传输。
  • 控制数据的传输速率和时序。
  • 对传输介质进行信道管理和调制解调。

在网络通信中,PHY层通常与硬件设备直接相关,包括网卡、光纤收发器、以太网交换机等,它负责将逻辑上的数据转换为物理层面的电信号或光信号,以实现数据在传输介质上的传输。PHY层的结构包括PCS(物理编码子层)、PMA(物理媒介适配层)、PMD(物理介质相关子层)等。其中,PCS主要负责线路编码和CRC校验编码;PMA子层主要用于串行化和解串,集成了SERDES、发送和接收缓冲、时钟发生器及时钟恢复电路;PMD子层一般用光模块代替实现光电/电光转换。此外,PHY层还定义了数据传送与接收所需要的电与光信号、线路状态、时钟基准、数据编码和电路等,并向数据链路层设备提供标准接口。
我们这里设计的PHY层是指一个通用的基于GT的收发器设计,用户将AXIS数据传入设计的模块当中,可以从GT接收端收到完整的发送端的AXIS数据流,然后可以在此基础上自己增加特殊的协议等功能,主要工作在于GT IP核的使用,接收模块的字节对齐等。

二、GT IP核

将共享逻辑包含到示例工程里面,方便我们直接使用它的一些时钟和复位逻辑
在这里插入图片描述
设置线速率还有协议等,协议选择从零开始,速率大于6.6G只能使用QPLL,channel和时钟选择后续可以直接在XDC当中进行约束,用户XDC优先级是最高的。
在这里插入图片描述

选择数据位宽、编码形式,并且开启输入输出Buffer,这块有点复杂,平时一般采用buffer即可
在这里插入图片描述

comma逗号码作用: 在接收线上数据是串行的,我们需要知道何时进行串并转换,逗号码就是用来指示当前串并转换正确的标识作用,一般都使用K28.5作为逗号码。
在这里插入图片描述

这页不用设置什么,进行SATA和PCIE设计的时候使用。
开启一个回环就行。
在这里插入图片描述

开启时钟纠正,用户在发送数据时,增加前导码0xBC50,以便接收端可以不断纠正时钟以消除累积误差
在这里插入图片描述
总结:
下一篇将介绍官方example design设计以及我们如何根据example design自定义设计PHY

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### 回答1: Vivado是赛灵思(Xilinx)公司开发的一款集成电路设计软件。JESD204和JESD204PHY是Vivado软件提供的两个IP核。 JESD204是一种用于高速数据传输的协议标准,它被广泛应用于射频、通信和数据转换等领域。JESD204协议为数据传输提供了高带宽、低功耗和低成本的解决方案,使得设计人员能够更好地控制和优化数据传输流。 JESD204PHY是JESD204协议的物理接口IP核。它负责将数字数据转换为电信号,并在发送和接收端之间进行信号传输。JESD204PHY与JESD204协议一起使用,可以实现高速数据的可靠传输。该IP核具有自适应均衡、时钟数据恢复、时钟和数据对齐等功能,能够提供对高噪声环境下的稳定传输的支持。 Vivado通过提供JESD204和JESD204PHY IP核,为设计人员提供了一种简化JESD204协议集成的方法。用户可以在Vivado的IP核库中找到这两个IP核,并将它们实例化到设计中。使用Vivado设计流程,可以通过配置和连接这些IP核来实现JESD204协议的集成,帮助用户更快地完成项目开发。 总而言之,Vivado的JESD204和JESD204PHY IP核设计人员提供了实现JESD204协议的强大工具。设计人员可以利用这些IP核,通过Vivado软件进行配置和集成,实现高带宽、低功耗和低成本的数据传输。 ### 回答2: Vivado是赛灵思公司提供的一套用于设计和实现FPGA(可编程逻辑器件)的集成开发环境(IDE),其中包含了许多IP核(知识产权核心)来简化设计流程。其中包括了JESD204和JESD204 PHY IP核。 JESD204是一个高速数据通信接口标准,能够在FPGA和外部设备之间进行快速、可靠的数据传输。它定义了一套具有高带宽和低延迟的串行接口规范,广泛应用于高性能数据采集、通信和数字信号处理等领域。 JESD204 IP核是Vivado中提供的一个标准化的接口IP核,用于实现JESD204协议的传输功能。通过使用JESD204 IP核设计人员可以方便地在FPGA中集成JESD204接口,实现与外部设备的数据交换。该IP核提供了一系列接口、寄存器和功能模块,可以根据具体的应用需求进行灵活的配置。 JESD204 PHY IP核是Vivado中针对JESD204协议物理IP核。它主要负责协议面的物理电平信号处理,包括时钟恢复、数据重构、编码解码、错误检测和纠正等功能。JESD204 PHY IP核可以与JESD204 IP核配合使用,提供完整的JESD204接口解决方案。 通过Vivado提供的JESD204和JESD204 PHY IP核设计人员可以方便地实现高速数据传输和接口集成,减少设计时间和复杂性。借助于这些IP核设计人员可以快速搭建JESD204接口的FPGA设计,并进行仿真、验证和调试。这些IP核的使用使得FPGA设计变得更加高效和可靠。

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