（3）HDLBits-Verilog Language-Modules: Hierarchy

Module

一、题目要求
连接两个模块，其中模块的关系如下图所示，并且模块mod_a已经定义，无需重复定义。

二、分析
题目给出了两个模块，要求在模块top_module中再定义一个模块mod_a，并且将top_module的a，b，out分别与模块mod_a的in1，in2，out相连接，连接语句用赋值语句assign即可。注意，这里mod_a模块题目已经帮你定义好了，你只需用模块mod_a再定义一个功能相同但名字可以不同的模块即可（mod_a内部的逻辑关系不用管，而且你也不知道），然后将两个模块端口相连就行。这里模块连接有两种方法，位置连接和名称连接。
（1）位置连接：顾名思义，就是按端口的顺序进行连接，为了方便理解，先给代码

mod_a mod_aa(a,b,out);

这里用mod_a定义了一个模块mod_aa，它同样有三个端口，两个输入端口为in1,in2，一个输出端口为out。mod_aa(a,b,out)就表示in1和a连接，in2和b连接，out和out连接。

（2）名称连接：顾名思义，就是通过端口的名称进行连接，代码如下

mod_a mod_aa(
	.in1(a),
	.in2(b),
	.out(out)
);

这里用mod_a定义了一个模块mod_aa，它同样有三个端口，两个输入端口为in1,in2，一个输出端口为out。.in1(a),.in2(b),.out(out)表示in1和a连接，in2和b连接，out和out连接。这里名称连接格式是固定的，都是.开头，后边是模块的端口名，括号里边是你要跟哪里端口连接。即.原端口（要连接的端口）

综上，我们可以很轻松写出以下代码

module top_module ( input a, input b, output out );
	mod_a mod_aa(a,b,out);
endmodule

注意，这里是在top_module内部又定义了一个和mod_a相同的mod_aa模块，所以mod_a mod_aa(a,b,out);语句要在模块top_module内部定义，不能写成以下

module top_module ( input a, input b, output out );

endmodule
	mod_a top_module_a(a,b,out);

三、仿真图

Module pos

一、题目要求
用位置连接的方式将下图的模块连接起来。

二、分析
模块位置连接，顾名思义，就是按端口的顺序进行连接，为了方便理解，先给代码
mod_a mod_aa(a,b,out);
这里用mod_a定义了一个模块mod_aa，它同样有三个端口，两个输入端口为in1,in2，一个输出端口为out。mod_aa(a,b,out)就表示in1和a连接，in2和b连接，out和out连接。
这里mod_a不需要你再次定义，可以直接使用。代码如下

module top_module ( 
	input a, 
	input b, 
	input c,
	input d,
	output out1,
	output out2
);
	mod_a u_mod_a( 
	out1, 
	out2, 
	a, 
	b, 
	c, 
	d
);

endmodule

三、仿真图